チップレット分割・接続と明示された説明。チップ一般からは推定しない。
照合する語句: チップレット / chiplet / chiplets
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57記事。元資料の日付順。
2か所 / 語句の出現 4回
モ（OFC 2025） MI400 系（2027-28ごろ）で AI GPU 同士の外部リンクに光 IO チップレットを追加する構想 **共同エコシステム** **Ayar Labs** Optical-I/O チップレットへ NVIDIA・AMD・Intel が総額 1.55 億ドル出資（2025-01）
MI400** クラスタが〈ラック間＝光〉を部分採用 **2027-28** **Ayar Labs OIO チップレット版 GPU** がトップエンド AI サーバーで量産。ラック内 NVLink/IF 区間も全面光化 **2029-30** CoWoS-L / FOPLP などで **光 I/O を備えた 1-
10か所 / 語句の出現 15回
研究では、GPUのマルチチップモジュール間をシリコンフォトニクスで繋ぐ実験もあり、IntelやIBMは光I/Oチップレットを開発中です。NVIDIAも「ゆくゆくはNVLinkやNVSwitch接続も光に置き換える」と示唆しています。物理限界が近い電気配線から光への置換は、AIインフラのスケールアウトに不可欠となるでしょう
向けAIプロセッサとして改良が続けられています。最新世代は**Ascend 910C**と呼ばれる**デュアルチップレット構成**で、BF16演算性能は合計約780TFLOPSに達しました。これはNVIDIA H100のBF16約2000TFLOPSに比べればまだ2.5倍程度の差がありますが、Huaweiは**多数並列で
の登場は、AIチップ性能の土台を底上げします。しかし微細化だけではカバーできない**大規模化の課題**を、**チップレット**で構造的に補い、**光接続**で通信ボトルネックと電力浪費を打開する、というのが業界の方向性です。これら技術の組み合わせにより、2030年頃には1パッケージあたり数百TFLOPS〜1PFLOPS級
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1か所 / 語句の出現 1回
まディスコの成長ドライバーとなる。 - **先端パッケージング技術の進化:** 複数の異なる機能を持つチップ（チップレット）を高密度に集積し、一つのパッケージに収める「先端パッケージング」技術が、半導体の性能向上を牽引している。この3D化・高集積化の流れは、チップをさらに薄く削り（Kezuru）、精密に切り分け（Kiru
1か所 / 語句の出現 1回
*パッケージ基板が作れず出荷不能**になります。生成AI向けの**H100などNVIDIAのGPU**は多数のチップレットを高密度実装するためABF基板に強く依存しています。またデータセンター向けCPU（Intel XeonやAMD EPYC等）、ネットワーク用ASIC、AIトレーニング用の各種アクセラレータも同様です。
1か所 / 語句の出現 1回
Oエコシステム**：**Ayar Labs**への出資・協業の文脈で、\*\*パッケージ内光I/O（CPO/光チップレット）**の将来像にコミット。Ayarは**TeraPHY（UCIe対応）\*\*等を推進し、**Alchip/TSMC**と量産に向けた取り組みも公表。([optics.org](https://opt
3か所 / 語句の出現 4回
Rubin Ultraは2027年をターゲットとし、報道・ロードマップ資料では「**4チップレット**＋**HBM4eで最大1TB級**」が語られていますが、**プロセスノードや実メモリ帯域などは公式には未公表**で、第三者報道にもばらつきがあります（例：2nm級を狙うという報道と、3nm級継続と
Blackwellが2ダイ統合を公式に提示し、Rubin Ultraでも4チップレットが語られるように、最先端GPUはチップレット/マルチダイが前提になっています。ここでの提言は「計算ダイは最先端ノード、I/Oや一部機能は成熟ノード」などの異種ノード混在を早期から許容し、パッケージ制約
### チップレット vs モノリシック：前者が主流だが、プロセス・歩留まり・パッケージ制約を設計点として扱う
3か所 / 語句の出現 3回
RDLインターポーザを使って近接統合し、巨大な1つの高性能パッケージにします。CoWoS-S は logic chiplets と HBM cubes を統合する構造で、より大型向けには CoWoS-L や CoWoS-R の選択肢もあります。 ([3dfabric.tsmc.com](https://3dfabric.ts
n Substrate** の先端パッケージ技術で、AI やスーパーコンピューティング向けに、**logic chiplets と HBM cubes を高密度インターコネクトで統合できる** と説明されています。NVIDIA も年次報告書で **CoWoS technology を利用している** と明記しています。 ([
_US/home/tools.html)) - **IP** High-Speed Ethernet、Chiplet and D2D、Denali Memory Interface and Storage IP、Interface IP、PCIe and CXL、Tensilica Processor IP、AI
1か所 / 語句の出現 1回
のような、より先端の光I/O・変調器・光源・光チップレット系に思惑が乗ります。
7か所 / 語句の出現 7回
見る工程という印象が強かった。だが、AI時代のテストはそれだけではない。高価なGPU、AI ASIC、HBM、チップレット、光I/O、CPOを不良のまま組み立てないための、**歩留まりを作る工程**になっている。
きい。理由は、AIチップの価値が単体ダイではなく、**GPU/ASIC + HBM + インターポーザー + チップレット + パッケージ**という複合体になっているからだ。
amtekは2026年にAIアプリケーション向けHawkシステムの注文を発表しており、先端パッケージ/HBM/チップレット系の検査需要が実際に装置需要として現れている。([Camtek](https://www.camtek.com/news-and-events/camtek-receives-multiple-haw
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2か所 / 語句の出現 3回
Veniceは、従来EPYCと同じく**チップレット型CPU**になると考えられます。 EPYC系では、複数のCompute Die、つまりCPUコアチップレットと、I/O DieをInfinity Fabricで接続します。これにより、巨大な単一
erDes/接続IPを持ちます。Alphawave買収によって、データセンター向け高速接続、カスタムシリコン、チップレット関連能力を強化しています。
5か所 / 語句の出現 5回
シリコンインターポーザやチップレットの下には、**ABF/FC-BGAパッケージ基板**がある。
AIチップレット時代に、テストは極めて重要になった。
Ayar LabsのTeraPHYは、UCIe対応の光I/Oチップレットとして8Tbps帯域を示しており、AI scale-upアーキテクチャ向けの光I/Oを狙っている。([Ayar Labs](https://ayarlabs.com/news/ayar-labs-un
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8か所 / 語句の出現 9回
Intel Foverosは、Intelの3Dパッケージング技術であり、複数のタイルやチップレットを垂直方向に統合するための基盤である。
## 第2段階：チップレット/タイル統合
量接続 - 高密度インターコネクト - logic-on-logic - memory-on-logic - chiplet-on-chiplet - wafer-on-wafer
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3か所 / 語句の出現 3回
ogle TPU出荷は500万〜700万個が中心レンジ、1,000万個超が強気、3,500万個は広義ASICやチップレット混同を疑うべき数字である。しかし、500万〜700万個でも十分に巨大である。
そのため、3,500万個という数字は、TPUパッケージそのものではなく、周辺ASIC、チップレット、低HBM推論ASIC、複数年累計、またはGoogle以外のBroadcom関連ASICまで含む広い数字として見る方が安全だ。
外販と大口需要を含めれば可能性あり | | 3,500万個 | TPUパッケージ数としては過大。広義ASIC、チップレット、累計混同の可能性が高い |
8か所 / 語句の出現 9回
y poolを光で結ぶための接続基盤である。Celestial AIの第一世代Photonic Fabric chipletは16Tbpsを掲げ、複数のchipletをXPUやscale-up switchとco-packageすることで、システム全体の帯域を広げる。
次世代： XPU → 極短い銅 → 光I/O chiplet → 光ファイバー
evice hoursのSiPho実績を示し、Celestial AI買収ではPhotonic Fabric chipletが16Tbps、FY2028後半から売上貢献、FY2029 Q4に年率10億ドルを狙うと説明しています。(Marvell) TSMC COUPEはEIC/PICを統合するCompact Univers
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1か所 / 語句の出現 1回
重要なのは、GPUの発熱は均一ではないということです。HBM周辺、演算コア、I/O、チップレット周辺など、局所的に熱いホットスポットが出ます。そのため、コールドプレートの流路設計は単なる配管ではなく、どこにどれだけ冷却液を流すかを最適化する高度な熱設計になります。近年の研究でも、現代の異種統合パ
2か所 / 語句の出現 2回
組み合わせる**オープン統合型**である。Samsungのような完全垂直統合ではないが、顧客が複数社のHBMやチップレットを自由に組み合わせたい場合には、それが中立性という強みになる。
telの強みは、米国内製造能力、18A / 14Aロードマップ、高密度SRAM、EMIB、Foveros、大型チップレットパッケージ、UCIeを利用したオープンな統合である。EMIB-Tは将来のHBM搭載を想定した大規模パッケージ向け技術として位置づけられている。([Intel Community][22])
4か所 / 語句の出現 4回
米国内製造能力 - 18A・14Aロードマップ - 高密度SRAM - EMIB - Foveros - 大型チップレットパッケージ - UCIeを利用したオープンな統合
Samsungのような完全垂直統合ではありませんが、顧客が複数社のHBMやチップレットを自由に組み合わせたい場合には、それが中立性という強みになります。
sh**：NAND、エンタープライズSSD - **Advanced Packaging**：2.5D、3D、チップレット統合 - **System LSI・設計基盤**：コントローラー、設計支援
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3か所 / 語句の出現 3回
* XPU・HBMの高熱 * 光チップレットの歩留まり * ファイバー実装 * パッケージ交換性
MarvellはXPUとSwitchの両側に電気／光I/Oチップレットを提供し、NPO、CPO、SerDesベース、die-to-dieベースなど複数の実装を選べる戦略を示しています。([Marvell Technology][2])
第1世代Photonic Fabricチップレットは1個あたり16Tb/sを掲げ、カスタムXPU側とScale-up Switch側の双方にco-packageする構想です。最初の用途は、銅から光へ移行するall-optical Scale-up i
3か所 / 語句の出現 3回
- XPU・HBMの高熱 - 光チップレットの歩留まり - ファイバー実装 - パッケージ交換性
MarvellはXPUとSwitchの両側に電気／光I/Oチップレットを提供し、NPO、CPO、SerDesベース、die-to-dieベースなど複数の実装を選べる戦略を示しています。([Marvell Technology](https://www.marvell.c
第1世代Photonic Fabricチップレットは1個あたり16Tb/sを掲げ、カスタムXPU側とScale-up Switch側の双方にco-packageする構想です。最初の用途は、銅から光へ移行するall-optical Scale-up i
13か所 / 語句の出現 14回
AMDのチップレット技術資料も、小型ダイによる歩留まりや柔軟性を利点として挙げる一方、ダイ間通信の遅延・電力、パッケージ費用、システム全体の組み立て歩留まりを課題としている。
AMDは、より小さなチップレットによる高い製造歩留まり、機能ごとに適した製造プロセスの選択、部品の再利用、並行開発をチップレットの主要な利点として挙げている。
## 解決策としてのチップレット
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9か所 / 語句の出現 9回
## 連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて
次回は、レチクル限界、歩留まり、製造ノードの使い分けを解決する**チップレットの基本構造**と、SoC・SiP・MCMとの違いを詳しく見ていく。
High-NA EUVは解像度を高める一方、アナモルフィック光学系によって露光フィールドが半分になる。 - チップレットは、各ダイをレチクル限界内で製造し、パッケージ全体として限界を超える方法である。
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68か所 / 語句の出現 78回
したがって、小さなダイであれば自動的にチップレットになるわけではない。
## チップレットなら必ずモノリシックより高速である
したがって、多くのチップレット製品はMCMであり、SiPでもある。
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19か所 / 語句の出現 19回
チップレットを近づけるほど通信性能は向上しやすい。
TSMCはCoWoSを、AIやスーパーコンピューティング向けのロジックチップレットとHBMを、大型の高密度配線基盤上へ統合する技術として提供している。([3DFabric](https://3dfabric.tsmc.com/english/dedicatedFoundry/tec
IntelのFoveros Direct 3Dは、アクティブ・ベースダイ上へチップレットを積層し、Cu-to-Cu Hybrid Bondingによる高密度・低抵抗のダイ間接続を実現する方式である。([Intel](https://www.intel.co.jp/content/www/
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8か所 / 語句の出現 8回
複数のチップレットを組み立てた後に、1個のダイが不良だと判明すると、完成したパッケージ全体を失う可能性がある。
そのためマイクロバンプは、小さな部品でありながら、チップレットパッケージ全体の性能と歩留まりを左右する重要な技術である。
UCIeのようなチップレット間通信で同じダイ辺長からより大きな帯域を得るには、PHYだけでなく、バンプピッチとパッケージ配線密度も重要になる。
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6か所 / 語句の出現 6回
3Dについて、Face-to-FaceとFace-to-Backの双方を想定し、アクティブ・ベースダイへ複数のチップレットを積層できるとしている。([Intel](https://www.intel.com/content/www/us/en/foundry/library/advanced-process-techno
Cは、Chip-on-WaferとWafer-on-Waferの双方へ対応し、異なる機能、サイズ、製造ノードのチップレットをSoCのように再統合する。さらに、SoICで積層したダイをCoWoSやInFOへ搭載する「3Dx3D」構成も可能である。([3DFabric](https://3dfabric.tsmc.com/e
チップレットでは、複数のダイを一つのパッケージへ組み込む。
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15か所 / 語句の出現 16回
同一パッケージ内のチップレットについて、
巨大な回路を小さな機能単位へ分け、後からパッケージ上で再統合するのがチップレットだった。XBMでは同じ思想を、DRAMアレイ内部へ適用している。チップレットは単にダイを小型化することではなく、複数ダイで一つのシステムを構成することを前提に機能を分割する設計である。
> **メモリを、特定の巨大インターポーザーへ固定された部品から、UCIeで接続可能なチップレットへ変えようとしていること**
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8か所 / 語句の出現 8回
> プロセッサーへ接続される受動的な部品から、パッケージ内ネットワークへ参加するチップレット
> ダイ内部のBackend DRAMと、ダイ外部の積層・チップレット接続を同時に変える
## チップレット
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1か所 / 語句の出現 1回
## 連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて
23か所 / 語句の出現 26回
、GPUパッケージが強く結びつく。XBMはその結合をUCIeへ寄せ、メモリをパッケージ内ネットワークへ参加するチップレットとして扱おうとする。同時に、故障をダイ単位だけで排除するのではなく、データブロック、サブチャネル、予備領域へ細分化し、完成後に救済する余地を持たせる。
DRAMを、修復・積層・接続しやすいメモリ・チップレットへ再構成する試み
横方向 ＝GPU／XPUとのチップレット接続
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14か所 / 語句の出現 15回
TSV、マイクロバンプ、Hybrid Bonding、シリコンインターポーザーは、いずれもチップレット間に電気的な経路を作る技術である。
UCIe 1.1では、高信頼性用途に向けた実行時の健康監視と修復が追加され、UCIe 2.0ではチップレットのテスト、テレメトリー、デバッグを扱う管理・DFxアーキテクチャが拡張された。([UCIe Consortium](https://www.uciexpress.org/specifications)
チップレットでは、総帯域だけでなく**帯域密度**が重要になる。
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20か所 / 語句の出現 21回
マップ、プロトコル、電源、クロック、ファームウェアをそろえる必要がある。 - UCIeの最終目標は、複数企業のチップレットを共通基盤上で組み合わせるオープンなエコシステムを作ることである。
しかし、それだけでは異なる企業が作ったチップレットを自由に組み合わせられない。
チップレット間の端子間隔が広く、配線も迂回しやすいため、チャネルが長くなる。
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10か所 / 語句の出現 10回
IntelはFoveros Directについて、個別チップレットをウェハーへ接合する方式と、ウェハー同士を接合する方式、Face-to-FaceとFace-to-Backの両方を想定している。([Intel](https://www.intel.com/conte
公開資料上、3D V-CacheはUCIeによる汎用チップレット接続ではなく、CPUとキャッシュのために最適化された専用の垂直接続として理解するのが妥当である。
## 連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて
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13か所 / 語句の出現 13回
チップレットと3D積層が進むと、性能を決める単位はパッケージ全体になる。
## 従来型チップレット
- 同一ダイ内に残す - 横方向の2.5Dへ置く - 別のチップレットへ分ける
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1か所 / 語句の出現 1回
現在のファウンドリは、チップレット、HBM、インターポーザー、パッケージ、ソフトウェアを成立させるシステム企業である。
1か所 / 語句の出現 1回
AIアクセラレータの性能は、ロジックチップ単体では決まらない。HBMとの接続帯域、チップレット間通信、パッケージ内部の配線、電力効率、放熱までを同時に設計する必要がある。
1か所 / 語句の出現 1回
- チップレット - 3D積層 - 冗長化 - 多数チップ接続 - UnifiedBus - 光ネットワーク - τスケーリング
2か所 / 語句の出現 2回
Intelは2024年、シリコンフォトニック回路、レーザー、光増幅器、電子ICを組み合わせた光I/OチップレットをCPUと共同動作させる実証を発表しました。(Newsroom)
光I/Oチップレット
6か所 / 語句の出現 6回
を別々に製造し、最後に一つのパッケージへ統合する「chiplet化」が進んでいる。
chiplet
チップレット同士をどのようにつなぐかである。
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5か所 / 語句の出現 5回
- 巨大AI package - 多数HBM - chiplet - UCIe - 高電力ASIC
**チップレット同士をどのようにつなぐか**である。
を別々に製造し、最後に一つのパッケージへ統合する「chiplet化」が進んでいる。
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4か所 / 語句の出現 4回
ではない。micro-bump、silicon interposer、RDL、TSV、3D stacking、chiplet、backside powerなどを使ってI/O密度そのものを高められる。
### 図解｜Chipletと立体実装
## 2．Chiplet、2.5D、3D、3.5Dは、この壁を突破する技術である
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2か所 / 語句の出現 2回
icFolding | Huawei初採用製品を2026年秋予定 | | XPU Optical I/O | chiplet/rack demo～初期commercial | | 200nm Hybrid Bonding | test vehicle実証 | | CFET | research/pathfinding |
chipletを増やす。
2か所 / 語句の出現 3回
Ayar LabsのTeraPHYはUCIe compatible optical I/O chipletで、preliminary specificationでは8Tb/s bidirectional bandwidth、fiber time-of-flightを除いて10ns/chipletを掲げる。
一方、XPU Optical I/Oはrack demo、chiplet、prototypeから初期商用化へ向かう段階である。
1か所 / 語句の出現 1回
3D SRAM + HBM + Optical Engine + Chiplet
5か所 / 語句の出現 5回
XBMはbackend transistorとchiplet interfaceから攻める。
そして従来HBMの非常にwideなparallel interfaceとは別に、UCIe型のchiplet interfaceを使う方向が検討されています。
「大量のDRAMを載せたロジック付きmemory chiplet」
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5か所 / 語句の出現 6回
ogleがAMDを欲しがる可能性が面白いのは、**ArmのようなCustom SoCの世界へ、AMDがx86＋chiplet＋先端実装を持って入ってくる可能性**があるからだ。
しかもGoogle Ironwood自身が既にdual-chiplet architectureを採用しており、2つのchipletそれぞれが96GB HBMを持つ構造になっている。Google公式documentでも、この設計は製造効率とcost effectiven
AMDの特徴は、chipletを早期から大規模CPUへ展開したことにある。
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2か所 / 語句の出現 2回
**新材料、MEMS、Wafer Bonding、3D IC、Chiplet、Heterogeneous Integration**
150㎡のクリーンルームを持ち、MEMS/LSIのプロセス、設計、評価、試作まで行う。量産ラインでは扱いにくいチップレット、3D IC、低温接合、異種材料集積などを研究できる。([semicon.tohoku.ac.jp](https://semicon.tohoku.ac.jp/en/hub/smart/?utm_so
4か所 / 語句の出現 4回
4 homogeneous chiplets、
> **SRAMだけでは高すぎる。HBM、DMA、Chiplet、3D DRAMを組み合わせ、Memory hierarchy全体を最適化すべきだ**
SRAM chiplet/3D integrationの検討。
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1か所 / 語句の出現 1回
UCIeのchiplet connectivity。
1か所 / 語句の出現 1回
I/O chiplet：**TSMC N3E**
3か所 / 語句の出現 4回
Chiplet ＋ HBM ＋ Interposer
このため将来的にOptical EngineがさらにChiplet化・異種統合化するなら、POETのようなPlatformにも大きなTAMが生まれる可能性がある。
Chiplet A ＋ Chiplet B ＋ HBM ＋ Interposer
1か所 / 語句の出現 1回
Chiplet。
2か所 / 語句の出現 2回
より多いChiplet、
より大きなChiplet Complex
1か所 / 語句の出現 1回
Chiplet。
3か所 / 語句の出現 3回
Chiplet / Die-to-Die
Teradyneは、2.5D/3D、HBM、Chipletによって、従来のATE Testを通過しただけでは不十分になり、Power Delivery、Thermal、HBM/TSV/Package Interconnect、Firmwareまで含めたSys
MTIA 300ではNetwork InterfaceをPackage内部へ入れ、2個のNetwork Chipletに合計12個のCustom 800Gbps RDMA NICを搭載した。
1か所 / 語句の出現 1回
さらにMTIA 300ではNIC chipletをpackage内部へ取り込み、12個の800Gbps RDMA NIC、near-memory compute blockまで搭載している。つまりMeta自身がCommunicationとMemor
1か所 / 語句の出現 1回
power deliveryまで想定され、EMIB 3.5Dではcompute、I/O、memoryなど異なるchipletを組み合わせられる。(Intel Newsroom)
3か所 / 語句の出現 3回
Ayar Labs TeraPHYは8Tbps bi-directionalのoptical I/O chipletを掲げ、mmからkmまでのpackage-to-package接続を狙っています。(Ayar Labs)
Compute Die│Optical I/O Chiplet│──────── Fiber ────────│Decode / Memory Die
異種accelerator分業によりchiplet数増加。