第2回　レチクルとは何か――巨大SoCを阻む露光装置の物理限界

連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて

レチクル限界、Die-to-Die PHY、Hybrid Bonding、TSVから、3D V-Cache、Foveros Direct、SoIC

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第2回　レチクルとは何か――巨大SoCを阻む露光装置の物理限界

1枚のチップは、どのようにシリコンへ描かれるのか

前回は、巨大なモノリシックSoCが直面する問題として、歩留まり、製造コスト、設計の複雑化、そしてレチクル限界を取り上げた。

チップレットが必要になった理由を理解するには、そもそも半導体回路がどのようにウェハーへ形成されるのかを知る必要がある。

CPUやGPUの回路は、完成した設計図をそのままシリコンへ印刷して作るわけではない。

半導体製造では、回路を構成するトランジスタ、コンタクト、ビア、金属配線などを、層ごとに分けて形成していく。

その中心にあるのが、フォトリソグラフィ、すなわち露光工程である。

回路設計データ
      ↓
レチクルを製造
      ↓
ウェハーへ光でパターンを転写
      ↓
現像
      ↓
エッチング・成膜・イオン注入
      ↓
次の層を露光
      ↓
多数の層を重ねてチップが完成

露光は、デジタル上の回路設計を、実際のシリコン構造へ変換する橋渡しだ。

そして、1回の露光で投影できる範囲には上限がある。この上限が、巨大モノリシックSoCの外形寸法を制約している。

レチクルとは何か

レチクルとは、ウェハーへ転写する回路パターンを描いた超高精度な原版である。

一般的な印刷に例えるなら、版画の版や写真のネガに近い。

ただし、レチクルには完成したチップの立体構造すべてが描かれているわけではない。

半導体は、多数の構造を一層ずつ重ねて製造するため、工程ごとに異なるレチクルを使う。

レチクルA：活性領域
レチクルB：ゲート
レチクルC：コンタクト
レチクルD：第1金属配線
レチクルE：第1ビア
レチクルF：第2金属配線
……

異なるレチクルで形成された層が、正しい位置で重ならなければ、トランジスタや配線は接続されない。

したがって露光装置には、微細な回路を形成する解像度だけでなく、異なる層を正確に重ね合わせるオーバーレイ精度も要求される。

現在の露光装置では、ウェハーの位置や形状、光学系の状態を測定しながら、ウェハーごとに補正を行う。ASMLの露光装置は、露光中に光学系とステージを補正し、各ウェハーの結像性能と重ね合わせ性能を最適化している。(ASML)

レチクルとフォトマスクの違い

レチクルとフォトマスクは、現場ではほぼ同じ意味で使われることがある。

広い意味では、回路パターンを持つ原版全般がフォトマスクである。

そのうち、パターンを縮小投影するステッパーやスキャナーで使うマスクを、レチクルと呼ぶことが多い。

フォトマスク
＝回路パターンを持つ原版の総称

レチクル
＝縮小投影型露光装置で使用するフォトマスク

現在の先端半導体では、レチクル上の回路をウェハー上へ縮小して投影する方式が一般的である。

この「縮小して投影する」という仕組みが、レチクルの物理サイズとウェハー上の露光フィールドを結び付けている。

露光工程の基本

露光前のウェハー表面には、光に反応するフォトレジストと呼ばれる材料を薄く塗布する。

その上にレチクルのパターンを投影すると、光が当たった部分と当たらなかった部分で、レジストの化学的性質が変化する。

ウェハー
  ↓
フォトレジストを塗布
  ↓
レチクル像を露光
  ↓
現像
  ↓
必要な部分だけレジストが残る
  ↓
エッチングや材料形成

露光後に現像すると、レジストの一部が取り除かれ、回路パターンに対応する保護膜ができる。

その保護膜を利用して、

• シリコンを削る
• 材料を堆積する
• 不純物を注入する
• 金属配線を形成する

といった加工を行う。

この工程を何度も繰り返し、平面的なパターンを積み重ねることで、立体的なトランジスタと配線網を作る。imecも、リソグラフィを微細パターンをウェハーへ転写し、集積回路を形成する中心工程として説明している。(imec)

縮小投影光学系

レチクルをウェハーへ直接接触させて印刷するわけではない。

レチクルのパターンは、レンズやミラーからなる縮小投影光学系を通して、ウェハー表面へ結像される。

光源
  ↓
照明光学系
  ↓
レチクル
  ↓
縮小投影光学系
  ↓
フォトレジスト
  ↓
ウェハー

一般的なDUVおよび通常NAのEUV露光装置では、レチクル上のパターンを、ウェハー上で縦横それぞれ4分の1に縮小する。

例えば、レチクル上で400nmの幅を持つ構造は、倍率だけを考えれば、ウェハー上では100nm相当になる。

レチクル上：400nm
          ↓ 4分の1
ウェハー上：100nm

ASMLのArF液浸露光装置では、4倍縮小と最大26mm×33mmのフルフィールドが採用されている。(ASML)

ただし、4分の1に縮小すれば、どれほど細い線でも印刷できるわけではない。

実際の解像度は、

• 光の波長
• 光学系の開口数
• レチクルパターン
• 光の照明方向
• フォトレジスト
• 回折
• 収差
• 製造プロセス

によって決まる。

回路は「影」ではなく回折光から作られる

レチクルへ光を当てると、パターンの縁で光が回折する。

投影光学系は、この回折光を集め、ウェハー上で再び重ね合わせることで回路像を形成する。

レチクルの微細パターン
        ↓
光が回折する
  ↙     ↓     ↘
投影光学系が回折光を集める
        ↓
ウェハー上で干渉
        ↓
回路の光学像を形成

そのため、露光装置は単なる「影を小さく映す機械」ではない。

どの角度の回折光まで取り込めるかが、微細な構造を再現できるかどうかを決める。

この能力を表す数値が、NA、Numerical Aperture、開口数である。

概念的には、露光できる最小寸法は次のレイリー式で表される。

• (CD)：印刷可能な最小寸法
• (λ)：光の波長
• (NA)：投影光学系の開口数
• (k_1)：照明、マスク、レジスト、プロセス技術を含む係数

したがって、

波長を短くする
       ↓
より細かく印刷できる

NAを大きくする
       ↓
より広い角度の回折光を集められる

k1を小さくする
       ↓
光学補正や工程技術を限界まで利用する

という関係になる。ASMLは、このレイリー式を露光装置が印刷できる最小寸法を決める基本式として説明している。(ASML)

線幅の限界とチップ面積の限界は別である

ここで重要なのは、解像度の限界と露光フィールドの限界は別の問題だという点である。

微細化すると、同じ面積の中へ多くのトランジスタを配置できる。

しかし、1回で露光できる縦横寸法が、同じ割合で広くなるわけではない。

解像度
＝どれほど細い線を印刷できるか

露光フィールド
＝1回でどれほど広い領域を印刷できるか

3nmから2nmへ微細化すれば、同じ26mm×33mmの範囲へ、より多くの回路を収められる可能性がある。

それでも、単一ダイの外形は、基本的に1回の露光フィールド内へ収める必要がある。

これが、微細化が続いてもレチクル限界が消えない理由である。

ステッパーとスキャナー

ウェハーは直径300mmの円形だが、露光装置はウェハー全面を一度に露光しない。

レチクルのパターンをウェハー上の一部分へ転写し、ウェハーを移動して、次の位置に同じパターンを転写する。

初期の縮小投影露光装置は、フィールド単位で停止して露光するステッパーが中心だった。

現在の先端装置では、細いスリット状の光を使い、レチクルとウェハーを同期して動かすステップ・アンド・スキャン方式が使われる。

レチクル  →→→→
          光のスリット
              ↓
ウェハー  ←←←←

レチクル上のパターンはウェハー上の像より大きいため、4倍縮小なら、レチクル側はウェハー側より大きな距離を高速で移動する。

ASMLによれば、露光中はレチクルとウェハーが反対方向へ移動し、ナノメートル・ナノ秒単位で同期する。わずかなずれや振動でも、回路像のぼけや位置ずれにつながる。(ASML)

1つのフィールドを露光した後は、ウェハーステージが次の位置へ移動する。

300mmウェハー

┌──────────────────────┐
│ □ □ □ □ □ □ □        │
│ □ □ □ □ □ □ □        │
│ □ □ □ □ □ □ □        │
│ □ □ □ □ □ □ □        │
└──────────────────────┘

□＝1回の露光フィールド

こうして、ウェハー上へ同じチップパターンを繰り返し形成する。

DUV露光

DUVはDeep Ultraviolet、深紫外線の略である。

先端DUV露光では、主に波長193nmのArFエキシマレーザーが使われる。

DUV装置では、光を透過させるレンズを中心とした投影光学系を使用する。

ArFレーザー
波長193nm
     ↓
透過型レチクル
     ↓
レンズ・反射面
     ↓
ウェハー

先端のArF液浸露光では、最終レンズとウェハーの間へ高純度の水を入れる。

空気より屈折率の高い水を使うことで、光学系のNAを1より大きくし、より細かなパターンを形成できる。

ASMLのNXT:1980Diは、193nm光、NA 1.35のカタディオプトリック投影光学系、4倍縮小、26mm×33mmのフルフィールドを採用している。(ASML)

DUVは、EUVが登場した後も不要になったわけではない。

先端チップのすべての層をEUVで作るわけではなく、微細化要求の比較的低い層にはDUVが使われ続ける。ASMLも、EUVとDUVは長期にわたり並行して必要になるとしている。(ASML)

EUV露光

EUVはExtreme Ultraviolet、極端紫外線の略である。

EUV露光では、波長13.5nmの光を使う。

193nmのArF DUVと比べて波長が大幅に短いため、より小さな構造を形成できる。ASMLの通常NAのNXEシステムは、13.5nmのEUV光とNA 0.33の反射光学系を使用する。(ASML)

ただしEUV光は、空気や通常のガラスをほとんど通過できない。

そのためEUV装置では、

• 光路を真空にする
• レンズではなくミラーを使う
• レチクルを透過型ではなく反射型にする

必要がある。

EUV光源
   ↓
照明用ミラー
   ↓
反射型レチクル
   ↘
    投影用ミラー
       ↘
        ウェハー

ZEISSは、EUV装置の照明光学系が光源からの光を整え、反射型マスクへ導き、投影光学系がマスクからの反射光をフォトレジスト上へ結像すると説明している。(ZEISS)

DUVレチクルとEUVレチクル

DUVレチクル

DUV用レチクルは、基本的に光を通す透明基板上へ遮光パターンを形成する。

DUV光
  ↓
透明部分：光が通る
遮光部分：光を遮る
  ↓
投影光学系

EUVレチクル

EUV光はマスクを透過できないため、EUVレチクルは反射型である。

代表的なEUVマスクは、モリブデンとシリコンを交互に積層した反射多層膜を持ち、その上に光を吸収するパターンを形成する。

EUV光
   ↘
┌────────────────┐
│ 吸収膜パターン        │
├────────────────┤
│ Mo/Si反射多層膜       │
├────────────────┤
│ 低熱膨張基板          │
└────────────────┘
   ↗
反射した光を投影

imecによれば、現在のEUVマスクは約40～50対のシリコン／モリブデン層からなる約300nm厚の反射多層膜と、その上の吸収膜で構成される。反射多層膜は光を反射し、吸収膜が必要な場所の反射を遮ることで回路パターンを作る。(imec)

EUVレチクルでは、光が斜めに入射するため、吸収膜や多層膜の立体構造が像へ影響する。

これがマスク3D効果であり、回路の位置、焦点、コントラストを変化させる要因になる。(imec)

なぜ露光フィールドは約26mm×33mmなのか

通常NAのDUVおよびEUV露光装置では、ウェハー上の最大露光フィールドとして、約26mm×33mmが広く使われている。

面積にすると、

となる。

ASMLのArF液浸DUV装置は、4倍縮小と26mm×33mmのフルフィールドを採用している。また、NXE:3600Dも最大26mm×33mmのフィールドで300mmウェハーを露光する。(ASML)

レチクルの物理的な板そのものが26mm×33mmなのではない。

レチクル上には、ウェハー上のパターンより大きな像が描かれている。

4倍縮小の場合、ウェハー上の26mm×33mmに対応するレチクル側パターンは、概念的には約104mm×132mmとなる。

レチクル上
約104mm × 132mm
          ↓ 4分の1
ウェハー上
約26mm × 33mm

レチクルの有効パターン領域、投影光学系の口径、収差、スキャン距離などを含む装置全体の設計によって、露光フィールドが決まる。

レチクル限界

通常のモノリシックダイは、1回の露光フィールド内へ収める必要がある。

露光フィールド
約26mm × 33mm

┌──────────────────┐
│                  │
│   単一ダイの基本上限   │
│                  │
└──────────────────┘

このため、単一のモノリシックダイを無制限に大きくすることはできない。

約858mm²は理論的なフィールド面積であり、実際の製品では、

• ダイを切り分けるスクライブライン
• テスト構造
• 位置合わせマーク
• 製造上の余白

なども必要になる。

そのため、実用上の最大ダイ面積は設計条件によって変わる。

また、レチクル限界付近の巨大ダイは、面積が大きいため歩留まりも悪化しやすい。

レチクル限界と歩留まり問題が重なることで、巨大モノリシックSoCの経済性は急速に悪化する。

レチクル・スティッチング

レチクル限界を超える構造を、絶対に作れないわけではない。

複数の露光フィールドを隣接させ、境界部分を精密につなぐレチクル・スティッチングという方法がある。

1回目の露光       2回目の露光

┌─────────┐┌─────────┐
│ 左側パターン ││ 右側パターン │
└─────────┘└─────────┘
            ↑
        境界を接続

この方式を使えば、1フィールドを超える大型インターポーザーや、ウェハースケール級の回路を形成できる。

ただし境界では、

• 露光位置のずれ
• 配線幅の変化
• 焦点差
• 重ね合わせ誤差
• レジストやエッチングのばらつき

を厳しく管理しなければならない。

さらに露光回数が増えるため、製造時間とコストも増える。

スティッチングは有力な技術だが、通常の巨大CPUやGPUを簡単にレチクル限界以上へ拡大できる万能な方法ではない。

High-NA EUVで何が変わるのか

通常のEUV装置であるNXEシリーズのNAは0.33である。

次世代のHigh-NA EUV、EXEシリーズでは、NAが0.55へ引き上げられる。

NAを高くすると、より広い角度の回折光を取り込めるため、細かな構造を形成できる。ASMLのEXE:5000は、8nmの解像度を目標とし、NXEより小さな構造を単一露光で形成できる。(ASML)

しかしNAを高めると、レチクルへ入射する光の角度も大きくなる。

従来と同じ縦横4倍縮小では、反射型レチクルの反射率や結像性能に問題が生じる。

そこでHigh-NA EUVでは、縦横で縮小倍率が異なるアナモルフィック光学系を採用する。

一方向：4分の1
もう一方向：8分の1

これにより、従来サイズのレチクルを維持しながら、レチクルへの入射角を抑えられる。(ASML)

その代わり、High-NA EUVの露光フィールドは、通常NAのNXE装置と比べて面積が半分になる。

そのため、同じウェハー面積を露光するには、基本的により多くのショットが必要になる。ASMLは、この半フィールド化に対応するため、EXEシリーズのウェハー・レチクルステージを高速化している。(ASML)

High-NA EUVは微細化を進める一方で、巨大ダイの露光、スティッチング、マスク設計に新たな複雑さをもたらす。

つまり、露光解像度が向上しても、巨大モノリシックSoCの外形問題が単純に解消されるわけではない。

レチクルの欠陥が重大な理由

ウェハー上の一時的な異物であれば、特定のダイだけが不良になる場合がある。

一方、レチクル上に欠陥があると、同じ欠陥が露光のたびに繰り返し印刷される可能性がある。

レチクル上の欠陥
       ↓
露光位置1へ転写
露光位置2へ転写
露光位置3へ転写
……

レチクルは多数のウェハーへ使用されるため、微小な欠陥でも大量の不良チップを生む原因になり得る。

そのためレチクルには、

• パターン寸法検査
• パターン位置測定
• 欠陥検査
• 転写像検査
• 洗浄
• 修復
• 保管管理

が必要になる。

微細化が進むほど、レチクル上のわずかな形状誤差や材料の立体構造が、ウェハー上の像に大きく影響する。

レチクルとチップレットの関係

レチクル限界を超える演算規模が必要なら、1枚のダイを無理に大きくするのではなく、複数の小型ダイへ分割する方法がある。

巨大モノリシックダイ

┌────────────────────────┐
│ レチクル限界へ接近・超過   │
└────────────────────────┘


チップレット

┌─────────┐ ┌─────────┐
│ Compute A │ │ Compute B │
└─────────┘ └─────────┘

各ダイを個別に露光・製造
        ↓
パッケージ上で再統合

それぞれのチップレットを26mm×33mmの露光フィールド内で製造し、後からパッケージ上で接続すれば、システム全体としてはレチクル限界を超える規模にできる。

ただし、モノリシックSoCの内部配線を複数ダイへ分割するため、次の技術が必要になる。

• 高密度パッケージ
• シリコンインターポーザー
• シリコンブリッジ
• マイクロバンプ
• Hybrid Bonding
• Die-to-Die PHY
• UCIeなどの通信規格

つまり、チップレットはレチクル限界を消すのではない。

各ダイはレチクル限界内で作り、パッケージ全体として限界を超える

という発想である。

微細化の競争から、統合の競争へ

従来の半導体性能向上は、主に1枚のダイ上でトランジスタを小さくすることで進んできた。

しかしAI・HPC向け半導体では、微細化だけでなく、

• レチクル限界
• 歩留まり
• SRAM容量
• HBM帯域
• 電源供給
• パッケージ面積
• 冷却

を同時に考える必要がある。

High-NA EUVは、より細かな回路を印刷できるようにする。

一方、チップレットと先端パッケージは、1回の露光フィールドを超えるシステムを作れるようにする。

EUV・High-NA EUV
＝1枚のダイの中を高密度化する

チップレット
＝複数のダイを組み合わせて規模を拡大する

この2つは競合する技術ではない。

最先端ノードで高性能な演算チップレットを製造し、それらを先端パッケージ上で統合することで、巨大なAIシステムを構築する。

今後の半導体は、露光技術だけでも、パッケージ技術だけでも成立しない。

微細化と異種統合の両方が必要になる。

今回の要点

• レチクルは、ウェハーへ転写する回路パターンを描いた原版である。
• 露光装置はレチクル像を縮小投影し、フォトレジスト上へ回路パターンを形成する。
• 通常NAの先端DUV・EUV装置では、最大約26mm×33mmの露光フィールドが使われる。
• 微細化で線幅は小さくできても、1回の露光フィールドが無制限に広がるわけではない。
• レチクル限界を超える構造にはスティッチングを使えるが、位置合わせ、歩留まり、コストの課題がある。
• High-NA EUVは解像度を高める一方、アナモルフィック光学系によって露光フィールドが半分になる。
• チップレットは、各ダイをレチクル限界内で製造し、パッケージ全体として限界を超える方法である。

次回は、レチクル限界、歩留まり、製造ノードの使い分けを解決するチップレットの基本構造と、SoC・SiP・MCMとの違いを詳しく見ていく。