第7回 TSVとは何か――シリコンを貫通する銅の垂直配線
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本文に含まれる語句 HBM DRAM 帯域・データ移動 先端パッケージング 電力・給電 冷却 歩留まり 基板・材料 チップレット
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連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて
#レチクル限界、Die-to-Die PHY、Hybrid Bonding、TSVから、3D V-Cache、Foveros Direct、SoIC
#第7回 TSVとは何か――シリコンを貫通する銅の垂直配線
#ダイ同士の接合と、ダイ内部の配線は別の技術である
#前回は、銅パッドと誘電体を直接接合するHybrid Bondingについて解説した。
#Hybrid Bondingを使えば、上下のダイを非常に細かなピッチで接続できる。しかし、接合面へ到達した信号を、ダイの反対側へ運ぶには別の配線が必要になることがある。
#そこで使われるのが、TSVである。
#TSVはThrough-Silicon Viaの略で、日本語では「シリコン貫通電極」や「シリコン貫通ビア」と呼ばれる。
#上側ダイの回路
↓
TSV
↓
ダイ下面の接続パッド
↓
マイクロバンプ／Hybrid Bonding
↓
下側ダイの回路Applied MaterialsはTSVを、積層したチップを垂直方向に接続する配線として説明している。シリコンへ深い穴を形成し、絶縁ライナーと金属を埋め込むことで作られる。(Applied Materials)
#重要なのは、
#TSVはダイ同士を接着する技術ではなく、1枚のダイ内部を厚さ方向へ通る配線である#
という点だ。
#
#
TSVの基本構造
#TSVは、単なる銅の棒ではない。
#代表的な銅TSVは、中心から順に次の構造を持つ。
#シリコン基板
┌─────────────────────┐
│ 絶縁ライナー │
│ ┌────────────────┐ │
│ │ バリア層 │ │
│ │ ┌───────────┐ │ │
│ │ │ シード層 │ │ │
│ │ │ 銅導体 │ │ │
│ │ └───────────┘ │ │
│ └────────────────┘ │
└─────────────────────┘主な構成は、
#- 中心導体
- シード層
- バリア層
- 絶縁ライナー
- 周囲のシリコン
である。
#一般的なHBMや先端3Dパッケージでは、中心導体に銅が使われることが多い。SamsungのHBMも、TSVを利用して複数のDRAMダイを積層する構造を採用している。(Samsung Semiconductor Global)
#
#
TSVの中心導体はなぜ銅なのか
#銅には、
#- 電気抵抗が低い
- 大電流を流しやすい
- 熱伝導性が高い
- 電解めっきによる充填技術が確立している
という利点がある。
#TSVでは、細く深い穴を大量の金属で埋める必要がある。穴全体をPVDなどで直接埋めるのではなく、内壁へ薄い導電層を作り、そこから電解めっきで銅を成長させる方式が一般的である。
#導体の抵抗は、単純化すると次の式で表せる。
#R：TSVの抵抗 ρ（ロー）：導体材料の抵抗率 L：TSVの長さ A：導体の断面積
#TSVが長く細くなるほど抵抗は増え、太く短くなるほど抵抗は減る。
#ただし、TSVを太くすれば多くのシリコン面積を消費する。電気抵抗だけを考えて無制限に太くすることはできない。
##
絶縁ライナー
#銅をシリコンへ直接埋め込むと、銅配線とシリコン基板の間で電気的な絶縁を確保できない。
#そのためTSVの穴を形成した後、側壁へ絶縁膜を形成する。
#代表的な材料は、
#- SiO₂
- TEOS-SiO₂
- SiN系材料
- ポリマー系材料
などである。
#銅TSV
↓
絶縁ライナー
↓
シリコン基板絶縁ライナーは、
#- シリコンへの電流漏れを防ぐ
- TSVと基板間の絶縁耐圧を確保する
- 銅がシリコンへ直接触れるのを防ぐ
- デバイス回路への電気的影響を抑える
役割を持つ。
#サムコが公開しているTSV工程例では、ボッシュプロセスでシリコンを深掘りした後、穴の側壁へTEOS-SiO₂絶縁膜を形成している。(サムコ株式会社)
##
バリア層
#絶縁膜だけでは、銅原子の拡散を長期間完全に防げないことがある。
#銅がシリコンや誘電体へ侵入すると、
#- 漏れ電流
- 絶縁劣化
- トランジスタ特性の変化
- 配線信頼性の低下
につながる。
#そこで、絶縁ライナーと銅の間にバリア層を形成する。
#代表的な材料は、
#- Ta
- TaN
- Ti
- TiN
などである。
#銅
↓
バリア層
↓
絶縁ライナー
↓
シリコンサムコのTSV工程例では、TiNバリア層で銅の拡散を防止している。Applied Materialsも、銅配線ではバリア、ライナー、キャップなどによって銅の外部拡散を防ぐ必要があると説明している。(サムコ株式会社)
#バリア層は厚ければよいわけではない。
#TSVの穴が細い場合、バリア層が厚すぎると銅が占める断面積が減り、抵抗が増加する。そのため、拡散防止能力を保ちながら、薄く均一な膜を作る必要がある。
##
シード層
#バリア層の上には、薄い銅シード層を形成する。
#シード層は、後の電解めっきで銅を成長させるための出発点である。
#バリア層
↓
薄い銅シード層
↓
電解めっき
↓
大量の銅が成長シード層には、
#- 電流の通り道を作る
- 銅めっきの核生成点になる
- 穴全体で均一に銅を成長させる
- 局所的な未充填を防ぐ
役割がある。
#Applied Materialsは銅シード層を、銅の濡れ性と核生成を助け、後工程の銅形成を可能にする薄い銅膜と説明している。(Applied Materials)
#深いTSVの底部や側壁でシード層が途切れると、銅が成長しない部分が生じる。
#その結果、
#- ボイド
- シーム
- 未充填
- 高抵抗
- オープン不良
の原因になる。
#
#
TSVの製造工程
#代表的な銅TSVの製造工程は、次のようになる。
#① フォトリソグラフィ
↓
② シリコン深掘りエッチング
↓
③ 絶縁ライナー形成
↓
④ バリア層形成
↓
⑤ シード層形成
↓
⑥ 銅電解めっき
↓
⑦ CMPで余分な銅を除去
↓
⑧ ウェハー薄化
↓
⑨ TSV裏面を露出
↓
⑩ 再配線層・接続パッドを形成Applied Materialsは、TSVをシリコンへ穴を形成し、絶縁ライナーと金属配線で充填する構造としている。サムコの工程例でも、深掘り、絶縁膜、バリア、銅プラグ、CMPという流れが示されている。(Applied Materials)
#
#
TSVは最初から完全に貫通しているとは限らない
#「Through-Silicon Via」という名称から、最初にウェハーを完全に貫通する穴を開けるように想像しやすい。
#しかし実際の製造では、最初はシリコンの途中まで穴を形成し、銅を埋める場合が多い。
#製造初期
ウェハー表面
──────────
│ 銅TSV
│
│
└── シリコン内部で停止
ウェハー薄化後
表面
──────────
│ 銅TSV
│
──────────
裏面から露出その後、ウェハー裏面を研削、CMP、エッチングなどで薄くし、TSVの先端を露出させる。
#この工程はTSV Revealと呼ばれる。
#裏面露出後に、
#- 裏面絶縁膜
- 再配線層
- 銅パッド
- マイクロバンプ
- Hybrid Bonding用パッド
などを形成する。
#imecの裏面配線工程でも、前面回路をキャリアウェハーへ接合した後、シリコンを薄化し、裏面からTSVを形成または露出させる構成が使われている。(imec)
#
#
シリコン深掘り――Deep RIEとボッシュプロセス
#TSVには、通常の配線ビアよりはるかに深い穴が必要になる。
#そのため、Deep Reactive Ion Etching、Deep RIEと呼ばれる深掘りエッチングが使われる。
#代表的な方法がボッシュプロセスである。
#ボッシュプロセスでは、
#シリコンを削る
↓
側壁を保護する
↓
再びシリコンを削る
↓
再び側壁を保護するという工程を繰り返す。
#これにより、横方向への削れを抑えながら、垂直に深い穴を形成できる。サムコもTSV貫通孔の形成にボッシュプロセスを使用している。(サムコ株式会社)
#ただし、削る工程と保護する工程を繰り返すため、側壁に小さな波形が残ることがある。
#この形状はスキャロップと呼ばれる。
#理想側壁 ボッシュ側壁
│ )
│ (
│ )
│ (スキャロップが大きいと、
#- 絶縁膜の厚さが不均一になる
- バリア層が途切れる
- シード層の被覆性が悪化する
- 電界が局所的に集中する
可能性がある。
#したがって、深く掘るだけでなく、側壁を滑らかに保つことも重要になる。
#
#
アスペクト比
#TSVの製造難度を表す重要な値がアスペクト比である。
#例えば、
#- 深さ50µm
- 直径5µm
なら、
#となり、アスペクト比は10である。
#アスペクト比が高いほど、細く深いTSVになる。
#高アスペクト比TSVでは、
#- 穴底までエッチングガスを届ける
- 反応生成物を穴から排出する
- 側壁全体へ絶縁膜を形成する
- バリアとシードを底まで連続形成する
- ボイドなく銅を充填する
ことが難しくなる。
#2026年にApplied Materialsが公表したHBM向け技術資料でも、微細なTSVのバリア・シード形成と、欠陥のない銅充填が主要課題として扱われている。(Applied Materials)
#
#
銅めっきとボイド
#TSV内部の銅は、一般に電解めっきで形成する。
#単純に穴の入口から均等に銅を成長させると、入口が先に塞がり、内部に空洞が残る場合がある。
#正常な充填
│████│
│████│
│████│
入口が先に閉じた場合
│████│
│█ █│
│ ██ │そのため、めっき液に含まれる添加剤を調整し、穴の底から優先的に銅が成長するボトムアップ充填を行う。
#主な欠陥には、
#- 中央に空洞が残るボイド
- 縦方向の境界が残るシーム
- シード層断線による未充填
- めっき面の高さばらつき
がある。
#TSVの内部欠陥は完成後に外から見えないため、製造条件の管理と非破壊検査が重要になる。
#
#
CMP
#銅めっきを行うと、TSV内部だけでなくウェハー表面にも余分な銅が形成される。
#その銅をCMPで除去し、絶縁膜と銅TSVを平坦化する。
#めっき直後
████████████ 余分な銅
│ Cu │
│ Cu │
CMP後
────Cu──── 平坦面
│ Cu │
│ Cu │CMPが不均一だと、
#- 銅のディッシング
- 絶縁膜のエロージョン
- TSV間の高さ差
- 接続パッドの不均一
- 後工程での接触不良
が生じる。
#前回扱ったHybrid Bondingと同様、TSVでもCMPは配線の平坦性と接続信頼性を左右する工程である。
#
#
Via-first、Via-middle、Via-last
#TSVは、半導体製造工程のどの段階で形成するかによって分類される。
#ただし企業や技術資料によって、細かな定義に違いがある。
#Via-first
#トランジスタや本格的な配線層を作る前、または製造工程のかなり早い段階でTSVを形成する。
#TSV形成
↓
トランジスタ形成
↓
BEOL配線形成高温の前工程を通過するため、材料には高い耐熱性が必要になる。
#製造工程へ早く組み込める一方、TSVがその後のトランジスタ工程へ与える影響を管理しなければならない。
#Via-middle
#トランジスタ形成後、主なBEOL配線が完成する前後の段階でTSVを形成する。
#トランジスタ形成
↓
TSV形成
↓
BEOL配線ロジックや3D積層用TSVで使われる代表的な方式であり、トランジスタを避けながら比較的高密度なTSVを配置できる。
#Via-last
#トランジスタと前面配線を完成させた後、TSVを形成する。
#トランジスタ・BEOL完成
↓
ウェハー接合・薄化
↓
裏面からTSV形成完成済み回路へ後からTSVを追加できるが、許容される温度が低く、既存配線を損傷しない工程が必要になる。
#imecのTSVロードマップでも、接続密度と用途に応じてVia-first、Via-middle、Via-lastの選択肢が示されている。(imec)
#
#
TSVとマイクロバンプの違い
#TSVとマイクロバンプは、しばしば同じ断面図に登場するため混同されやすい。
#| 技術 | 存在する場所 | 役割 |
| TSV | シリコンダイ内部 | 上面と下面を接続 |
| マイクロバンプ | 2つの部品の境界面 | ダイとダイ、ダイとインターポーザーを接続 |
| Hybrid Bonding | 2つの部品の境界面 | 銅と誘電体を直接接合 |
| RDL | ダイ・ウェハー表面 | 接続位置を横方向へ再配置 |信号経路は次のようになる。
#ダイ内部回路
↓
TSV
↓
裏面RDL
↓
マイクロバンプ
↓
相手側ダイまたは、
#ダイ内部回路
↓
TSV
↓
銅パッド
↓
Hybrid Bonding
↓
相手側ダイTSVは、マイクロバンプやHybrid Bondingの代替技術ではない。
#これらは異なる階層で使われ、組み合わせて1本の垂直信号経路を作る。
#
#
Hybrid Bondingでは必ずTSVが必要なのか
#必ず必要になるわけではない。
#Face-to-Face
#2枚のダイの配線面を向かい合わせて接合する場合、回路と接合パッドが同じ面にある。
#上側ダイ回路面
↓
Hybrid Bonding
↑
下側ダイ回路面上下ダイ間の通信だけなら、TSVを通さずに接続できる。
#ただし上側ダイの裏面から、
#- 電源を供給する
- 外部へ信号を出す
- さらに別のダイを積層する
場合には、TSVが必要になる可能性がある。
#Face-to-Back
#片方のダイの裏面側へ別のダイを接合する場合は、裏面から前面配線へ到達するためにTSVを使う。
#上側ダイ
↓
接合面
↓
下側ダイ裏面
↓
TSV
↓
下側ダイ回路面したがって、
#Hybrid Bondingは接合面をつなぎ、TSVはダイの厚みを貫通する#
という役割分担になる。
#
#
HBMにおけるTSV
#TSVの代表的な用途がHBMである。
#HBMでは複数のDRAMダイを上下に積み重ね、各層を多数の垂直配線で接続する。
#DRAMダイ
│ │ │ TSV
● ● ● マイクロバンプ
────────
DRAMダイ
│ │ │ TSV
● ● ●
────────
ベースダイ一般的な信号経路は、
#上側DRAMセル・周辺回路
↓
TSV
↓
マイクロバンプ
↓
次のDRAMダイ
↓
ベースダイ
↓
インターポーザー
↓
GPU／AIアクセラレータとなる。
#Samsungは、HBMをTSVベースの積層技術と広いインターフェースを組み合わせた高帯域メモリーとしている。(Samsung Semiconductor Global)
#TSVによって多数のデータ線を垂直に並列接続できるため、外付けDDRのように各信号を極端な高速で動作させなくても、大きな総帯域を得られる。
#
#
インターポーザーにもTSVが使われる
#TSVは、積層メモリーダイだけでなく、シリコンインターポーザーにも使われる。
#ロジックダイ／HBM
↓
マイクロバンプ
↓
インターポーザー表面配線
↓
インターポーザーTSV
↓
C4バンプ
↓
有機パッケージ基板シリコンインターポーザー表面には、ロジックダイとHBMをつなぐ細かな横配線がある。
#一方、TSVはその信号や電源をインターポーザーの下面へ降ろし、パッケージ基板へ接続する。
#インターポーザーが演算回路を持たないパッシブ構造でも、上下の電気接続にはTSVが必要になる場合がある。
#
#
TSVの寄生成分
#TSVは金属配線だが、理想的な導体ではない。
#1本のTSVには、
#- 抵抗
- インダクタンス
- シリコン基板との容量
- 隣接TSVとの結合容量
- 基板への漏れ
が存在する。
#TSV信号線
│
├── 基板との寄生容量
│
├── 隣接TSVとの結合
│
└── 導体抵抗・インダクタンス高速信号では、TSVを1本だけで考えるのではなく、
#- 信号TSV
- グラウンドTSV
- 電源TSV
- リターン電流経路
を含めて設計する必要がある。
#信号TSVの近くにグラウンドTSVを配置すれば、帰還電流経路を短くし、信号品質を改善できる。
#一方、TSVの密度を上げすぎると、隣接配線間の結合やシリコン面積の消費が大きくなる。
##
電源TSVと信号TSV
#TSVは、すべてがデータ信号用ではない。
#信号TSV
#- データ
- クロック
- コマンド
- 制御信号
を運ぶ。
#電源TSV
#- VDD
- VSS
- グラウンド
- 電源ドメイン
を上下へ供給する。
#高性能3Dチップでは、電源TSVの方が信号TSVより太く設計されたり、複数本を並列に使用したりする場合がある。
#これは、大電流を流した際の電圧降下とエレクトロマイグレーションを抑えるためである。
#
#
銅とシリコンの熱膨張差
#銅とシリコンでは、温度変化に対する膨張量が異なる。
#温度が上がると銅はシリコンより大きく膨張しようとする。
#しかし銅TSVはシリコンに囲まれているため、自由には膨張できない。
#加熱
銅：大きく膨張したい
シリコン：膨張が小さい
↓
TSV周辺に機械的応力この応力は、
#- シリコン結晶
- トランジスタ
- 低誘電率膜
- TSV界面
- 上下の金属配線
へ影響する可能性がある。
#TSV周辺の熱応力がトランジスタのキャリア移動度や信頼性へ影響することは、実測・解析研究でも示されている。(ieeexplore.ieee.org)
##
Keep-Out Zone
#TSVによる応力の影響が大きい領域には、トランジスタや高感度回路を配置しないことがある。
#この禁止領域をKeep-Out Zone、KOZと呼ぶ。
# TSV
●
┌────────┐
│ KOZ │
│回路を避ける│
└────────┘KOZを大きくすれば回路への影響を抑えやすいが、利用可能なシリコン面積が減る。
#TSVを高密度に配置するほど、
#- TSVそのものの面積
- 周囲のKOZ
- 電源・グラウンド用TSV
- テスト構造
によって、回路を置ける領域が圧迫される。
#Keep-Out Zoneは、TSV応力がトランジスタへ与える影響を避けるための設計手法として使われる。(ieeexplore.ieee.org)
#
#
TSVは放熱経路にもなるのか
#銅は熱を伝えやすいため、TSVが垂直方向の熱経路として働く可能性はある。
#特に多数の銅TSVや専用のThermal TSVを配置すれば、積層内部から熱を逃がす補助になる。
#ただし、
#TSVを増やせば必ず冷えるわけではない。#
TSVを増やすと、
#- シリコン面積を消費する
- 機械的応力が増える
- 接合構造が複雑になる
- 電気的寄生成分が増える
- 製造歩留まりへ影響する
可能性がある。
#さらに、最終的にヒートスプレッダや冷却板へつながる熱経路がなければ、TSVが熱を別の層へ移すだけになる。
#TSVの熱設計は、ダイ配置、発熱密度、接合材料、ヒートスプレッダを含めたシステム全体で考える必要がある。
#
#
検査が難しい理由
#完成したTSVはシリコン内部に埋め込まれるため、外から直接見ることができない。
#主な不良には、
#- 銅充填ボイド
- シーム
- 絶縁ライナーの欠陥
- バリア層の断線
- シード層の未形成
- TSVと配線層の未接続
- 熱応力によるクラック
- 界面剥離
がある。
#検査には、
#- X線
- 超音波
- 電気抵抗測定
- TSVチェーンテスト
- レーザーを用いた故障位置解析
- 破壊断面解析
などが使われる。
#imecは、650本を超えるVia-middle TSVチェーンの中から、単一のオープン不良TSVをレーザーと容量変化測定によって特定する技術を実証している。(imec)
#TSVが細かくなり本数が増えるほど、単純な導通試験だけでは不良箇所を特定しにくくなる。
#
#
TSVを増やせば帯域は無制限に増えるのか
#理論上は、垂直接続の本数を増やせば総帯域を増やせる。
#しかし実際には、
#- TSVの占有面積
- KOZ
- 電源TSV
- グラウンドTSV
- 熱応力
- 接続パッド
- バンプピッチ
- PHY回路
- 消費電力
- テスト性
によって制約される。
#TSVを増やす
↓
接続本数・帯域が増える
同時に
↓
面積・応力・容量・検査負担も増えるTSV本数だけで性能は決まらない。
#ダイ内部回路からTSVまでデータを運ぶ配線と、TSVの先にある接合部、相手側PHYまでを一体として設計する必要がある。
#
#
TSVとDie-to-Die PHY
#TSVは電流が流れる物理的な導体である。
#一方、Die-to-Die PHYは、TSVやバンプを通る信号を生成・受信する回路である。
#演算回路
↓
Die-to-Die PHY
↓
接続パッド
↓
TSV
↓
Hybrid Bonding／マイクロバンプ
↓
相手側PHY役割を整理すると、
#- TSV：ダイ内部の垂直配線
- Hybrid Bonding：ダイ境界面の直接接合
- マイクロバンプ：ダイ境界面の突起接続
- Die-to-Die PHY：電気信号を送受信する回路
- UCIe：通信方法を定める規格
となる。
#
#
TSVの将来――Nano-TSVと裏面電源供給
#TSVは、HBMや従来型3Dパッケージで使われる数µm級の構造だけではない。
#将来のロジックでは、さらに細かなNano-TSV、nTSVが研究されている。
#その重要な用途の一つが、Backside Power Delivery Network、裏面電源供給である。
#従来は、信号配線と電源配線の両方をトランジスタ上部のBEOLへ配置していた。
#裏面電源供給では、電源をウェハー裏側からnTSV経由でトランジスタへ供給する。
#従来
前面BEOL
信号＋電源
↓
トランジスタ
裏面電源
前面：信号配線
↓
トランジスタ
↑
nTSV
↑
裏面：電源配線これにより、前面配線の混雑を減らし、太く低抵抗な裏面配線で電源を届けられる可能性がある。imecは、裏面電源とnTSVによってIRドロップと配線混雑を改善できると説明している。(imec)
#2026年にはimecとSonyが、次世代3D積層向けに高密度な前面・裏面接続を実現する新しいTSVモジュールを発表している。これは、TSVがパッケージ内部だけでなく、ロジックチップ内部の電源・信号構造へ入りつつあることを示している。(imec)
#
#
TSVの本質
#TSVは、一見すると単純な銅の縦配線である。
#しかし実際には、
#深掘りエッチング
＋
絶縁ライナー
＋
バリア層
＋
シード層
＋
銅めっき
＋
CMP
＋
ウェハー薄化
＋
裏面再配線
＋
熱・応力設計
＋
検査によって成立する。
#TSVが1本導通するだけでは不十分である。
#数千本、数万本のTSVが、
#- 均一な抵抗
- 十分な絶縁性
- 低い漏れ電流
- 高い機械的信頼性
- 温度サイクル耐性
を保ちながら動作しなければならない。
#TSVは、3D積層された複数のシリコンを、厚さ方向へ配線するための基盤技術である。#
#
今回の要点
#- TSVは、1枚のシリコンダイの上面と下面を接続する垂直配線である。
- 一般的なTSVは、銅導体、シード層、バリア層、絶縁ライナー、シリコン基板から構成される。
- 絶縁ライナーは漏れ電流を防ぎ、バリア層は銅の拡散を防ぐ。
- シード層は電解めっきで銅を成長させるための導電性の下地になる。
- Deep RIEやボッシュプロセスで深い穴を形成し、銅めっきとCMPで配線を完成させる。
- 多くのTSVは最初から完全貫通ではなく、後のウェハー薄化で裏面へ露出させる。
- アスペクト比が高くなるほど、膜形成と銅充填が難しくなる。
- Via-first、Via-middle、Via-lastは、製造工程のどの段階でTSVを形成するかの違いである。
- TSVはダイ内部の配線であり、マイクロバンプやHybrid Bondingはダイ境界面の接続技術である。
- HBMでは、TSVとマイクロバンプを組み合わせて複数のDRAMダイを接続する。
- 銅とシリコンの熱膨張差による応力のため、TSV周辺にKeep-Out Zoneを設ける場合がある。
- 将来は、Nano-TSVが裏面電源供給や、より細かな3Dロジック統合へ利用される。
次回は、TSV、マイクロバンプ、Hybrid Bondingなどの物理接続を通して、実際にデータを送受信するDie-to-Die PHYを解説する。
#送信ドライバー、受信回路、レーン、クロック、リンクトレーニング、帯域密度、pJ/bit、そして外部SerDesとの違いを詳しく見ていく。
#