第3回　チップレットとは何か――巨大SoCを小さなダイへ分割する

連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて

レチクル限界、Die-to-Die PHY、Hybrid Bonding、TSVから、3D V-Cache、Foveros Direct、SoIC

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第3回　チップレットとは何か――巨大SoCを小さなダイへ分割する

1枚の巨大チップを、複数の小さな部品へ分ける

前回は、半導体回路をウェハーへ転写する露光工程と、1回で露光できる範囲に上限があるレチクル限界について解説した。

通常のモノリシックダイは、原則として約26mm×33mmの露光フィールド内へ収める必要がある。さらにダイが大型化すると、ウェハー上の欠陥を含む確率が高まり、歩留まりと製造コストも悪化しやすい。

そこで登場するのが、巨大な半導体システムを複数の小さなダイへ分割し、パッケージ上で再統合するチップレットである。

巨大モノリシックSoC

┌──────────────────────────┐
│ CPU │ GPU │ Cache │ I/O │ Memory │
└──────────────────────────┘


チップレット構成

┌────────┐  ┌────────┐
│Compute A│  │Compute B│
└────┬───┘  └───┬────┘
     │            │
┌────┴────────────┴────┐
│       I/O・制御ダイ       │
└──────────────────────┘

AMDはチップレットを、モノリシックシリコンを小さな機能単位へ分割し、同一パッケージ内へ統合するためのモジュール型ビルディングブロックとして説明している。チップレットの機能範囲は、CPUコア群のような複雑なブロックから、特定機能だけを持つ小規模なダイまでさまざまである。

チップレットとは何か

チップレットとは、

大きな半導体システムを構成するために、特定の機能を担当するよう設計された小型の半導体ダイ

である。

例えば、1つのプロセッサーを次のように分割できる。

CPU演算チップレット
GPU演算チップレット
キャッシュチップレット
I/Oチップレット
メモリコントローラーチップレット
アナログ・電源管理チップレット
光I/Oチップレット

これらを同じパッケージへ搭載し、ダイ同士を高速な配線で接続すると、外部からは1つのCPU、GPU、AIアクセラレータ、またはSoCとして動作する。

UCIeコンソーシアムは、チップレット間のパッケージ内インターコネクトを共通化し、異なる機能や供給元のダイを組み合わせられるオープンなチップレット・エコシステムを目標としている。

ダイ、チップ、チップレットの違い

用語を整理すると、次のようになる。

ダイ

ウェハーから切り出した、裸の半導体本体である。

シリコンウェハー
   ↓ 切断
個別のダイ

チップ

日常的にはダイとほぼ同じ意味で使われることもあるが、パッケージに収めた完成部品を含めて「チップ」と呼ぶ場合もある。

チップレット

ダイの大きさだけでなく、複数ダイで1つのシステムを構成することを前提に、機能単位として設計されたダイである。

したがって、小さなダイであれば自動的にチップレットになるわけではない。

単独で完成製品として使う小型マイコンは小さなチップだが、必ずしもチップレットではない。一方、CPUコアだけを担当し、別のI/Oダイと接続することを前提にしたダイはチップレットと呼べる。

AMDも、チップレットの機能範囲は製品によって異なり、高度に最適化されたCPUブロックの場合もあれば、SoCへ特定機能を追加するダイの場合もあるとしている。

モノリシックSoCとチップレットSoC

モノリシックSoC

CPU、GPU、キャッシュ、I/Oなどを1枚のダイへ統合する。

┌────────────────────────┐
│ CPU │ GPU │ Cache │ I/O │
│        同一シリコン上       │
└────────────────────────┘

同じダイ内部の配線で接続できるため、通信距離が短く、遅延と消費電力を抑えやすい。

チップレットSoC

システムを複数のダイへ分割し、パッケージ上で接続する。

┌────────┐ ┌────────┐
│ CPU Die │ │ CPU Die │
└────┬───┘ └───┬────┘
     │  D2D通信   │
┌────┴──────────┴────┐
│        I/O Die          │
└─────────────────────┘

ここで重要なのは、SoCは必ずしも1枚のダイでなければならないわけではないという点である。

従来のSoCはモノリシック構造が中心だったが、現在は複数チップレットを統合し、システム全体としてSoCの機能を実現する「チップレットベースSoC」も存在する。AMDも複数のチップレットから構成される製品を、チップレットベースのSystem on Chipとして説明している。

チップレットはどのように分割されるのか

チップレット設計で最も重要なのは、どの機能を同じダイへ残し、どの境界で分割するかである。

演算とI/Oを分ける

代表的なのが、演算回路とI/O回路を分離する構成である。

最先端ノード

┌────────────┐
│ CPUコア・演算器 │
└────────────┘


成熟ノード

┌────────────────┐
│ I/O・メモリ制御・SerDes │
└────────────────┘

CPUコアやAI演算器は、最先端プロセスによる高密度化と性能向上の恩恵を受けやすい。

一方、外部I/O、アナログ回路、電源回路、高電圧回路などは、必ずしも最先端ノードで製造する必要がない。機能ごとに異なる製造プロセスを選べることは、チップレットの主要な利点の一つである。

同じ演算ダイを複数並べる

小型製品：Compute Die × 2
中型製品：Compute Die × 4
大型製品：Compute Die × 8

同じチップレットを繰り返し使用すれば、製品ごとに巨大なダイを新規設計する必要がなくなる。

AMDは「Zen」コアを収めたチップレットをプロセッサーのビルディングブロックとして使い、パッケージへ搭載する数を増やすことで製品を拡張する考え方を説明している。

キャッシュを分離する

SRAMキャッシュだけを別ダイにし、CPUやAI演算ダイの近くへ配置することもできる。

キャッシュダイ
      │
演算チップレット

キャッシュを横に並べる方式だけでなく、3D V-Cacheのように上下へ積層する方式もある。AMDは3D V-Cacheを、追加のキャッシュダイをプロセッサーダイへ3D積層する技術として提供している。

均質チップレットと異種チップレット

均質統合

同じ設計や同じ製造ノードのダイを複数組み合わせる。

Compute A  Compute A  Compute A  Compute A

同じ演算ブロックを増やして、コア数や処理性能を拡張する場合に向く。

異種統合

異なる機能、製造ノード、材料のダイを組み合わせる。

最先端CPU
成熟ノードI/O
SRAMキャッシュ
HBM
アナログ回路
シリコンフォトニクス

TSMCは、2.5Dインターポーザーや3D積層を利用して、ロジック同士、ロジックとHBM、異なる製造ノードのダイなどを統合する技術を異種統合として展開している。SoICでは、均質・異種チップレットをSoCのような一体構造へ統合できるとしている。

チップレットの利点

\1. レチクル限界を超えられる

各チップレットを露光フィールド内で製造し、後から複数ダイを組み合わせれば、パッケージ全体としてレチクル限界を超える回路規模を実現できる。

1枚の巨大ダイ
→ レチクル限界に制約される

複数の小型ダイ
→ 各ダイは限界内
→ パッケージ全体では大規模化可能

Intelも、先端パッケージによって複数チップレットを1つの高密度パッケージへ統合し、AI・HPC向けの大規模な「systems of chips」を構成する方向を示している。

\2. 小型ダイは歩留まりを高めやすい

同じ欠陥密度であれば、面積の小さなダイほど欠陥を含む確率を下げやすい。

巨大ダイ

┌────────────────┐
│       × 欠陥        │
└────────────────┘
巨大ダイ全体が不良


小型ダイ

□ □ □ × □ □

不良ダイだけを除外

AMDは、小型チップレットによって個々のダイの製造歩留まりを高め、シリコン廃棄量とコストを削減できるとしている。ただし、組み立て工程やダイ間接続で不良が発生すれば、完成パッケージ全体の歩留まりは低下し得る。

\3. 製造ノードを使い分けられる

CPU・GPU演算     → 2nm・3nm級
キャッシュ       → ロジックとは別の最適ノード
I/O・アナログ    → 成熟ノード
光通信           → シリコンフォトニクス

すべてを最先端ノードで作るのではなく、それぞれの機能に適したプロセスへ配置できる。

これにより、高価な最先端シリコン面積を、本当に微細化が必要な演算回路へ集中できる。AMDとTSMCはいずれも、機能ごとに適した異なるプロセスを組み合わせられることを、チップレットおよび異種統合の利点としている。

\4. 設計を再利用できる

一度設計したI/Oダイや演算チップレットを、複数世代・複数製品へ再利用できる可能性がある。

共通I/Oダイ
  ＋ Compute × 2 → 普及製品
  ＋ Compute × 4 → 上位製品
  ＋ Compute × 8 → サーバー製品

製品ごとにSoC全体を作り直す方式と比べて、設計資産の再利用と製品展開の柔軟性を高められる。AMDはモジュール化、カスタマイズ、並行開発、短い開発サイクルをチップレットの利点として挙げている。

\5. 異なるチームが並行して開発できる

CPUダイ、I/Oダイ、キャッシュダイを別々のチームが並行して開発し、後から統合することも可能になる。

ただし、インターフェース仕様、電力、クロック、熱、テスト条件を早期に固定しなければ、最後の統合段階で問題が集中する。チップレット化は開発作業を単純に分割するだけでなく、チップ、パッケージ、システムを同時に最適化する共同設計を必要とする。

チップレットの弱点

ダイ間通信はダイ内部通信より不利

モノリシックSoCでは、回路ブロック同士をシリコン内部の金属配線で接続できる。

チップレットでは、信号が一度ダイの外へ出なければならない。

モノリシック

回路A ─ 内部配線 ─ 回路B


チップレット

回路A
  ↓
Die-to-Die PHY
  ↓
バンプ
  ↓
パッケージ配線
  ↓
バンプ
  ↓
Die-to-Die PHY
  ↓
回路B

このため、ダイ間通信にはPHY、クロック調整、リンク管理、エラー検出などが必要になり、モノリシック内部通信より遅延や消費電力が増える場合がある。AMDも、チップレット間通信がダイ内通信より遅く、電力を多く必要とする可能性を課題として挙げている。

先端パッケージが高価になる

複数ダイを近接配置するには、

• 微細な有機基板
• シリコンインターポーザー
• シリコンブリッジ
• 高密度RDL
• マイクロバンプ
• Hybrid Bonding
• TSV

などが必要になる。

個々のチップレットが安くなっても、インターポーザーや組み立て工程が高価になれば、製品全体ではモノリシック構成より高くなる場合がある。AMDはパッケージコストとシステム組み立て歩留まりをチップレットの主要課題として明記している。

熱が集中する

複数の高性能ダイを狭い範囲へ集めると、パッケージ全体の電力密度が高くなる。

特に3D積層では、下側ダイや中央層から熱を逃がしにくい。

Intelはチップレットベースのシステム研究において、電力供給、熱管理、製造性、テストを、パッケージ配線と並ぶ重要課題としている。

テストと故障解析が複雑になる

各ダイが正常でも、

• 接合部
• パッケージ配線
• クロック
• 電源
• ファームウェア
• ダイ間プロトコル

のどこかに問題があれば、完成システムは動作しない。

そのため、組み立て前に良品ダイを選ぶKnown Good Die、ダイ単体テスト、パッケージ後テスト、自己診断回路などが重要になる。

SoC、SiP、MCM、チップレットの違い

これらは互いに重なる概念だが、着目している対象が異なる。

用語主に表すもの基本的な意味SoCシステム機能多数の機能を1つのチップシステムとして統合SiPパッケージ全体複数の異なる電子部品を1パッケージへ統合MCM複数ダイ構造1つのモジュールに複数の半導体ダイを搭載チップレット設計アーキテクチャ機能分割したダイを高速接続して再統合

SoC

System on Chipは、CPU、メモリ制御、I/Oなど、システムに必要な機能を統合した半導体である。

従来は1枚のダイへ統合するモノリシックSoCが中心だったが、チップレットを使った複数ダイ構成でも、システム全体としてSoCを形成できる。

SiP

System in Packageは、異なる機能を持つ複数の能動部品を1つのパッケージへ組み込み、システムまたはサブシステムを構成する方式である。受動部品、MEMS、光部品、別の小型パッケージなどを含む場合もある。

SiP

┌─────────────────────┐
│ CPUダイ   メモリダイ     │
│ 無線IC    センサー       │
│ コンデンサー・受動部品   │
└─────────────────────┘

SiPは非常に広い概念であり、内部のダイがチップレットとして密接に協調するとは限らない。

MCM

Multi-Chip Moduleは、1つのモジュールまたはプロセッサーパッケージに複数の半導体ダイを搭載した構造である。

IntelはMCMを、複数の計算タイルやI/Oタイルを1パッケージに統合し、高速インターコネクトで接続する構成として説明している。

MCM

┌────────────────────┐
│ Die A   Die B   Die C │
└────────────────────┘

MCMはパッケージ形態を表す言葉であり、古い製品のように比較的独立性の高いダイを並べただけの構成も含む。

チップレット

チップレットは、複数ダイを載せたという物理構造だけでなく、

• 機能分割
• モジュール化
• 高帯域なダイ間接続
• 部品の再利用
• 製品全体としての協調動作

を前提とした設計思想である。

したがって、多くのチップレット製品はMCMであり、SiPでもある。

しかし、

すべてのMCMやSiPがチップレット製品とは限らない

という点が重要である。

チップレットは単独で動作するのか

「チップレットは単独では動作できない」と説明されることがあるが、これは必ずしも絶対的な条件ではない。

CPUチップレットのように、外部I/Oやメモリ制御を別ダイへ依存するものは、単体では完成したプロセッサーとして使えない。

一方、元々独立した機能を持つアクセラレータやI/Oコントローラーを、チップレットとしてパッケージへ統合する場合もある。

重要なのは単独動作の可否ではなく、

システムへ組み込むための機能、インターフェース、電力、寸法、テスト条件が明確に定義されているか

である。

チップレット同士はどこを通って通信するのか

チップレットをパッケージへ載せただけでは、データを交換できない。

通信経路は、次の要素で構成される。

チップレット内部回路
        ↓
Die-to-Die PHY
        ↓
金属パッド
        ↓
マイクロバンプ／Hybrid Bonding
        ↓
有機基板／インターポーザー／ブリッジ
        ↓
相手側の接続端子
        ↓
相手側Die-to-Die PHY

Intelは、EMIBやFoverosなどの先端パッケージを、複数チップレットを高密度に統合するための基盤として提供している。TSMCもCoWoS、InFO、SoICなどを通じて、2D、2.5D、3Dの異種統合を展開している。

この通信を共通化するための規格が、後の回で詳しく扱うUCIeである。

UCIeがあれば自由に組み合わせられるのか

UCIeは、パッケージ内のチップレット間接続について、PHY、Adapter、プロトコル、ソフトウェアモデルなどを定義する。

しかしUCIe対応であれば、あらゆるチップレットをUSB機器のように自由に交換できるわけではない。

実際に統合するには、

• パッケージ上の配置
• バンプの位置
• 電源電圧
• クロック
• 冷却
• ファームウェア
• セキュリティ
• キャッシュコヒーレンシ
• 起動順序
• テスト方法

も一致させる必要がある。

UCIeは重要な土台だが、チップレット・エコシステムの完成には、インターフェースだけでなく設計IP、EDA、パッケージ、検証、供給網まで含む協調が必要になる。

チップレット化すれば必ず安くなるのか

必ずしもそうではない。

チップレット化によって、

小型ダイ化
→ 個別ダイの歩留まり改善
→ 最適ノードの使い分け
→ 設計再利用

という効果を得られる。

しかし同時に、

ダイ数の増加
→ パッケージ複雑化
→ 接続部の増加
→ テスト増加
→ 冷却の難化

も発生する。

imecは、モノリシック設計からチップレットへ移行する判断は単純な二者択一ではなく、ダイ面積、欠陥密度、パッケージ費用、通信量、設計規模、製品数量などによって最適点が変わるトレードオフだとしている。

小型・低消費電力の製品では、1枚のモノリシックSoCの方が低コストで高効率な場合がある。

一方、レチクル限界へ近づくAI・HPC向け半導体では、チップレット化による拡張性と製造上の利点が大きくなる。

チップレット設計で最も重要なこと

チップレットは、巨大な回路を適当に切り分ければ成立するものではない。

分割境界をまたぐデータ量が多すぎると、Die-to-Die接続がボトルネックになる。

例えば、毎クロック大量のデータを交換する2つの回路を別ダイへ分けると、

演算能力は増加
      ↓
ダイ間帯域が不足
      ↓
データ待ちが増加
      ↓
性能が伸びない

という問題が起こる。

反対に、通信量が比較的少なく、機能が独立している部分は分割しやすい。

分割しやすい例

演算回路 ─ I/O
演算回路 ─ 外部SerDes
CPU       ─ 追加アクセラレータ

したがって、チップレット設計では、

• どこを分割するか
• ダイ間で何bit/s必要か
• 何nsの遅延を許容できるか
• 何pJ/bitの通信電力になるか
• どのダイがキャッシュを管理するか
• 故障時にどこまで切り離せるか

を、アーキテクチャの初期段階から考える必要がある。

チップレット時代のプロセッサー

将来の大型AIプロセッサーは、次のような構成へ進む可能性がある。

              光I/O
                │
HBM ─ Compute ─ I/O ─ Compute ─ HBM
         │                 │
       Cache             Cache
         │                 │
    3D積層SRAM       3D積層SRAM

• 演算器は最先端ノード
• I/Oは成熟ノード
• SRAMは専用キャッシュダイ
• HBMは周囲へ配置
• 光I/Oは別のフォトニクスダイ
• 全体をUCIeや独自リンクで接続

という構成である。

TSMCとIntelはいずれも、AI・HPC向けに2.5D、3D、ブリッジ、RDL、Hybrid Bondingを組み合わせ、複数の機能ダイを一つの高密度システムへ統合する方向を示している。

よくある誤解

チップレットは小さなCPUの集合である

必ずしもそうではない。

CPU、GPU、キャッシュ、I/O、アナログ、光通信など、異なる機能を担当できる。

チップレットなら必ず歩留まりが良い

個々の小型ダイの歩留まりは高めやすいが、接合やパッケージを含む完成品歩留まりは別に考える必要がある。

チップレットなら必ずモノリシックより高速である

ダイ間通信には追加の遅延と電力が発生するため、分割方法によっては性能が低下する。

UCIe対応なら、どの企業のダイでも接続できる

UCIeは通信規格の重要部分を共通化するが、電源、熱、バンプ配置、管理、ソフトウェアまで自動的に一致させるものではない。

チップレットがモノリシックSoCを完全に置き換える

小型SoCや低消費電力製品では、モノリシック構造の方が合理的な場合がある。チップレットは目的ではなく、大規模化や異種統合を実現するための選択肢である。

今回の要点

• チップレットは、特定機能を担当し、複数ダイで1つのシステムを構成することを前提に設計された半導体ダイである。
• 各ダイをレチクル限界内で製造し、パッケージ上で組み合わせることで、巨大モノリシックSoCを超える規模へ拡張できる。
• 小型ダイによる歩留まり改善、製造ノードの使い分け、設計再利用、製品展開の柔軟性が主な利点である。
• 一方で、ダイ間通信の遅延と電力、先端パッケージ費用、熱、テスト、完成品歩留まりが課題になる。
• SoCはシステム機能、SiPはパッケージ全体、MCMは複数ダイ構造、チップレットは機能分割と再統合の設計思想を表す。
• チップレットの性能は、ダイ単体だけでなく、分割方法、Die-to-Die PHY、接続端子、パッケージ配線によって決まる。

次回は、チップレットを実際にどこへ載せ、どのように配線するのかを理解するため、Standard Package、シリコンインターポーザー、シリコンブリッジ、2.5D、3D積層、CoWoS、EMIBなどのパッケージ方式を詳しく見ていく。