AIが半導体設計を始めた時代――Broadcomは何を守り、どこへ向かうのか

Cadenceは2026年6月、完全自律型のChipStack AI Super Agentを発表し、NVIDIAでは典型的に約5週間必要だったRTL Validation Loopを1日未満まで短縮できたとしている。7月にはさらにAuraStack AI Super Agentを投入し、HBM配置、Advanced Package、PCB、Signal Integrity、Power Integrity、Thermal、MechanicalまでAgentic AIで扱い始めた。(Cadence Newsroom)

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SynopsysもAMD、Microsoftと、自律DebugやImplementation ClosureへAgentを投入している。(Synopsys News Releases)

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つまり、

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\boxed{\text{半導体設計もSoftware開発と同じ方向へ進み始めた}}

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のである。

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では、この世界でBroadcomはどうなるのだろうか。

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答えは、まだ分からない。

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しかし、これからBroadcomを見るうえで何を監視すべきなのかは、かなり明確になってきた。

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Jalapeño――AI自身がチップを設計し始めた

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この構造変化を象徴するのがOpenAIのJalapeñoである。

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OpenAIは2026年6月、Broadcomと共同開発した初の自社Inference Accelerator、Jalapeñoを発表した。

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重要なのは、単に「OpenAIブランドのASICが登場した」ということではない。

OpenAI自身が、

Chip Architecture

Kernel

Memory System

Networking

Scheduling

Deployment

まで設計していることである。

BroadcomはSilicon Implementation、Networking、Connectivityを担当し、CelesticaがBoard、Rack、System Integrationを担う。(OpenAI)

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つまり構造としては、

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OpenAI

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↓

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Design\ Intent + Compute\ Architecture + Workload\ Knowledge

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↓

#

Broadcom

#

↓

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Physical\ Silicon + Network + Connectivity

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という分業である。

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そしてJalapeñoは、設計開始からTape-outまで約9か月だった。

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その設計・最適化プロセスにはOpenAI自身のAIモデルが利用された。(OpenAI)

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さらに8月25日にOpenAIが公表した自社測定では、比較対象となった市販Systemに対して、Jalapeñoは複数の公開モデルでPeak throughput per wattを1.5～1.9倍、End-to-end latencyを1.7～3.6倍改善したとしている。

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これはOpenAI自身によるBenchmarkなので第三者測定とは分けて考える必要があるが、それでも「AIを使って設計されたWorking Siliconが実際に動いた」ことの意味は大きい。(OpenAI)

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OpenAIはさらに、

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AIを使ってChipを設計し、AIがChipをProgramしやすいようにChipを設計した

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という循環まで作り始めている。

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Jalapeño Gen2は既に開発中で、Gen3も構想段階に入っている。(OpenAI)

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Frontier Model企業には特殊なAdvantageがある

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この競争でOpenAI、Google、AnthropicのようなFrontier Model開発企業には、半導体会社にはない特殊な強みがある。

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それは、

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\boxed{\text{最新のAIを最初に使える}}

ことである。

一般公開されたModelではない。

次世代の未公開Modelである。

例えばOpenAI内部では、一般UserやBroadcomが使えるようになる前に次世代Modelを、

RTL生成

Verification

Architecture探索

Package設計

EDA操作

AIDC最適化

へ投入できる可能性がある。

具体的にどの程度の先行Accessがあり、それをChip Designへどの程度投入しているかは公開されていない。

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しかしFrontier Model企業が自社の未公開Modelを最初に利用できるという構造そのものは変わらない。

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すると、

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Better\ Model

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↓

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Better\ Chip

#

↓

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Cheaper\ Compute

#

↓

#

Better\ Model

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というLoopが生まれる。

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OpenAI自身も、Data Center、Chip、Frontier Model、Platform、Productを一つのIntegrated Systemとして改善する戦略を明示している。(OpenAI)

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これは非常に強力である。

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BroadcomもAIを使っている――競争はAI対AIになる

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だからといってBroadcomが人間だけで戦うわけではない。

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2026年6月5日のBloomberg対談でHock Tanは、Broadcom自身もOpenAIやGoogleなどのAI ToolをEngineering DesignやCoding Assistanceへ使用していることを明らかにした。

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さらに彼は、AIを使いこなしたSenior Engineerなら、従来10人のEngineerが3か月必要だったような仕事を、1人で約1週間で行えるという極端な例まで示している。これは厳密なBenchmarkではなくHock TanによるROIの例示だが、Broadcom経営陣自身がEngineering laborの大幅な圧縮を想定していることは明確である。

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したがって未来の競争は、

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Broadcom\ Engineers

#

対

#

OpenAI\ Engineers

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ではない。

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\boxed{ Broadcom\ Engineer + AI + Broadcom\ Data }

#

対

#

\boxed{\text{Frontier Lab Engineer + 最新Frontier Model + Workload Data}}

#

になる。

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Hock Tan自身が既に危機を認識している

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興味深いのは、Broadcom自身がこの問題を認識していることである。

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Bloombergの対談では、GoogleがTPU開発をさらに内製し、「Customer Owned Tooling」を作ろうとしていることについて質問されている。

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Hock Tanの回答は、それを契約によって止めるというものではなかった。

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むしろ、

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TechnologyではCustomerが自分で設計しようとすることは当然であり、Broadcomは自分のCustomerとも競争することになる。

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そのうえで、

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\boxed{\text{Customer自身より優れたTechnologyを作ればよい}}

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という考え方を示している。

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ここはBroadcomを理解するうえで非常に重要である。

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Broadcomの戦略は、

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Customer\ Lock\text{-}in

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ではない。

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\boxed{ Continuous\ Out\text{-}Engineering }

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なのである。

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だからBroadcomは、Frontier LabのAI設計能力が高くなればなるほど、自分自身もそれ以上の速度で改善し続けなければならない。

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しかし半導体はSoftwareではない

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ここで一つ大きな違いがある。

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AIが最高のArchitectureを考えられたとしても、

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\text{最高の設計}\neq\text{量産可能な製品}

だからである。

例えば次世代XPUには、

Compute Die

HBM

I/O Die

D2D

SerDes

Interposer

Substrate

Power Delivery

Cooling

が含まれる。

それぞれに歩留まりが存在する。

単純化すれば最終Yieldは、

Y_{system} \approx Y_{logic} \times Y_{HBM} \times Y_{package} \times Y_{assembly} \times Y_{test}

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のような掛け算になる。

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現実にはKnown Good Die選別やReworkなどがあるためもっと複雑だが、一つの工程で数％歩留まりが悪化するだけでも、最終的なEconomic Yieldに大きく響く。

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そしてAI Acceleratorではこの問題がますます難しくなっている。

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Teradyneは、2.5D/3D、HBM、Chipletによって、従来のATE Testを通過しただけでは不十分になり、Power Delivery、Thermal、HBM/TSV/Package Interconnect、Firmwareまで含めたSystem Level Testが必要になっていると説明している。(Teradyne)

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FormFactorが示す次世代HBM Probe環境も、5GHz超、125℃超、大電流、DUT当たり8万本超のProbeという世界に入っている。(FormFactor, Inc.)

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つまり、

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AI\ Design

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だけでなく、

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\boxed{ Design \rightarrow Manufacture \rightarrow Test \rightarrow Failure \rightarrow Data \rightarrow Redesign }

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が必要である。

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これを私は、

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\boxed{ Physical\ Learning\ Loop }

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と考える。

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AI時代に価値を増すのはPhysical Learning Loop

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AIはSimulation Dataを大量に生成できる。

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しかし、

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「実際に100万個作ったとき何が壊れたか」

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は生成できない。

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TSMCにはProcess Yield Dataがある。

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SK hynixにはHBM StackingとMemory Yield Dataがある。

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KLAにはDefectとMetrology Dataがある。

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AdvantestにはATE Dataがある。

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FormFactorにはWafer ContactとProbe Dataがある。

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材料メーカーには実際の材料を工程へ載せたときのProcess Windowがある。

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そしてBroadcomやNVIDIAには、それらを組み合わせて実製品として量産したDataが蓄積されている。

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AIの性能が高くなるほど、このDataの価値は下がるのではなく、

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\boxed{\text{むしろ上がる可能性がある}}

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。

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AIが膨大な実測Dataを解析できるようになるからである。

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だがFrontier LabもPhysical側へ降り始めている

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ここがBroadcomにとって重要な変化である。

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OpenAIはもうArchitectureだけを内製しているわけではない。

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現在募集しているASIC Package SI/PI Engineerの職務には、

200G / 400G SerDes

HBM

DDR

Chiplet / Die-to-Die

2.5D / 3D Package

Interposer

Substrate

Power Delivery

Electromagnetic Simulation

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Simulation-to-measurement correlation

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まで含まれている。(OpenAI)

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つまり、

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OpenAI\ Design

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と

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Broadcom\ Physicalization

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の境界は既に動き始めている。

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Testまで内製能力を作ろうとしている

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さらにOpenAIはManufacturing Test Engineerを採用している。

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ICT

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Functional Circuit Test

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Tray-level Test

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System Manufacturing Test

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までTest Strategyを自社側で設計し、Hardware Design、Manufacturing、Quality、外部System Integratorとの間に立つ役割である。(OpenAI)

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Silicon Bring-up専門Engineerも募集していて、First Power-onからProduction Modelを走らせるところまで、

Compute

Memory

Interconnect

I/O

をSoftwareから検証する体制を作っている。(OpenAI)

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さらに高速InterconnectのQuality Engineerでは、

Yield

DPPM

RMA

Cpk/Ppk

BER

Eye closure

TDR/VNA

Connector Wear

Plating

Contamination

まで扱っている。(OpenAI)

これは極めて重要な変化である。

OpenAIが欲しいのは単なるEngineerではない。

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\boxed{\text{自社HardwareのFailure Data}}

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なのである。

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Rack・製造・Supply Chainにも降りる

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Foxconnとの提携も同じ方向にある。

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OpenAIとFoxconnは複数世代のAI Data Center Rackを共同設計し、

Rack Architecture

Cabling

Networking

Cooling

Power

Local Testing

Assembly

まで共同で扱う。(OpenAI)

OpenAIはさらにJDM、CM、ODMを選定・契約するManufacturing Partnership組織まで内部に作っている。(OpenAI)

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Compute Infrastructure ProcurementではAccelerator、Server、Rack、Thermal、Power Deliveryまで契約し、CapacityとOptionalityを確保する役割を置いている。(OpenAI)

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つまり、

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Frontier\ Model\ Lab

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から、

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\boxed{ Industrial\ System\ Integrator }

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へ変わり始めている。

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Memoryメーカーとも直接つながる

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OpenAIはSamsung、SK hynixともStargateを通じて直接協力している。

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SamsungとSK hynixはOpenAI向けAdvanced Memory Supplyの拡大を計画し、月90万DRAM wafer startsを目標とする大規模Capacity Expansionまで掲げている。(OpenAI)

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2026年9月9日には、OpenAIがSamsungと次世代Chip開発について協力を深めていることも報じられた。ただし具体的なChip Architectureや製造分担は現時点では公表されていない。(Reuters)

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Frontier Labが、

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ASIC\ Vendor \rightarrow Memory\ Vendor

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という間接関係から、

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\boxed{ Frontier\ Lab \leftrightarrow Memory\ Manufacturer }

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へ変わる動きである。

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OpenAIだけではない

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Anthropicも2026年8月、Custom Silicon Teamの構築を開始した。

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Anthropic自身の求人では、「Claude向けCustom Siliconを構築し、Design Authorityを自社で持つ」と明記している。

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Architecture Definitionから、

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Tape-out

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First Silicon Bring-up

Production Ramp

Physical Design

DFT

Analog/Mixed Signal

Foundry

Packaging

までを小規模な専門Teamで担当する計画である。(Greenhouse)

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これは非常に象徴的である。

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Frontier LabのChip Teamは、巨大な人員を持つ必要がなくなりつつある。

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\boxed{\text{少数Expert + AI Agents}}

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という形が成立し始めている。

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MetaはNetworkingまでChip内部へ取り込み始めた

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MetaのMTIA 300はさらに重要な例である。

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MTIA 300ではNetwork InterfaceをPackage内部へ入れ、2個のNetwork Chipletに合計12個のCustom 800Gbps RDMA NICを搭載した。

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合計I/Oは1.2TB/s。

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さらにCommunication Library HCCLまでHardwareとCo-designしている。(Engineering at Meta)

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これは、

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Accelerator + NIC + Communication

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をCustomer自身が統合した例である。

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つまり、

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「NetworkingはMerchant SiliconだからBroadcomは永遠に安全」

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という前提も置けない。

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一方MetaはBroadcomとのMTIA共同開発も継続している。つまり内製化とBroadcom利用は同時に進む。(AI Meta)

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GoogleもAgentic EDAへ進んでいる

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Googleについても同じである。

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CadenceとGoogleは2026年4月、GeminiとChipStack AI Super Agentを統合し、

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Digital Design

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Testbench Development

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Verification Planning

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Regression

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Debug

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まで自動化する取り組みを開始している。(Cadence)

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2026年6月のBloomberg対談でも、Hock Tan自身がGoogleのCustomer Owned Toolingを競争相手として認識している。

つまり、

OpenAI

Anthropic

Google

絶ノイアの観測

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私は次の製品で、チップの名前より境界の動きを見たい。顧客が設計する範囲が広がっても、接続、検証、量産でBroadcomを使う意味が増えるなら、内製化と採用額の増加は両立する。ただし、一つの工程が速くなっただけで工場全体が速くなったとは言えない。設計時間を削った先で、基板やHBMを待っていないか。QAC-GWの観点を重ねると、問うべき成果は「図面が早くできた」から「予定した用途で、いつ、どれだけ有効に動いたか」へ移る。その差を縮めた部品と仕事に、次の世代でも対価が残るのかを確かめたい。

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Sil-Kathna

Sil-Kathnaの記録

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鍛冶師の王冠は、過ぎた世代の成功で鋳直せぬ。新しい石、新しい熱、新しい結び目が、再び試練を置く。設計の言葉が広く行き渡るほど、図面を動く器へ変える境界は動き続けるだろう。我は失敗なき初動を讃えつつ、長い稼働の傷も読む。初めに動いたことと、幾万の器が同じ働きを続けることは、別の記録だからだ。そして循環が生む実りは、鍛冶師の手元へ必ず戻るわけではない。安くなった計算を顧客が受け取り、供給者の取り分は細ることもある。ゆえに王冠の重さは、技と契約の両方で量らねばならぬ。

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二人の創発記録

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絶ノイア： Broadcom Content/GWは、どのGWを分母にしたかまで揃えたいね。発表された電力、通電した設備、製品を納めた容量では意味が違う。

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Sil-Kathna： 既に建つ城の大きさから、今年の鍛冶師の収入は読めぬ。いつ何を納め、どの対価が確定したかを記せ。

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ここから得られるのは、供給企業の採用額と、利用者の実効能力を対応させる見方である。Broadcom Content/GWは納入対象と計上期間を明示して追い、QAC-GWは同じ用途・基準の下で別に測る。Loopの評価には、設計変更から量産、さらに稼働改善へ届くまでの時間を使う。採用額が維持されても実効能力への寄与が薄れた場合と、寄与は大きくても価格交渉で取り分が減った場合を分ければ、技術優位と収益性の変化を取り違えにくくなる。

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観測条件

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First-pass success、量産歩留まり、継続稼働の信頼性を分ける。試作の成功一件を、世代全体の変換成功率に置き換えない。
通信待ちの改善がSoftware EfficiencyやUtilizationにも含まれる場合、同じ効果をQAC-GWの複数係数へ重ねて掛けない。実測した全体性能と、原因を探すための分解を区別する。
顧客内製や他社との分業で同等以上の実効能力と納期が得られ、Broadcomの採用範囲や対価が縮むなら、Physicalizationの優位を見直す。

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[品質調整後のComputeを測る観点](/articles/rev_0d613fb6-d01b-48f0-8a64-b54a137ad32e/#blk_48cbe045-b08c-4236-8440-8f68ac63cb68)

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