第4回 チップレットはどこに載るのか――2D・2.5D・3Dパッケージの基本
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本文に含まれる語句 HBM SRAM 帯域・データ移動 先端パッケージング 光接続 電力・給電 冷却 歩留まり 基板・材料 チップレット
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連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて
#レチクル限界、Die-to-Die PHY、Hybrid Bonding、TSVから、3D V-Cache、Foveros Direct、SoIC
#11回で完了です
#https://note.com/atom_/m/m7cbf572534b8
#第4回 チップレットはどこに載るのか――2D・2.5D・3Dパッケージの基本
#ダイを分割しただけでは、チップレットは完成しない
#前回は、巨大なモノリシックSoCを複数の小型ダイへ分割し、パッケージ上で再統合するチップレットについて解説した。
#チップレット化すれば、各ダイをレチクル限界内で製造できる。小型ダイによる歩留まり改善、製造ノードの使い分け、設計資産の再利用といった利点も得られる。
#しかし、CPU、GPU、キャッシュ、I/Oを別々のダイに分けただけでは、1つのプロセッサーとして動作しない。
#分割したダイを、
#- 十分に近い距離へ配置する
- 高密度な配線で接続する
- 電力を安定して供給する
- 発生した熱を外へ逃がす
- 製造後に正常性を検査する
必要がある。
#これらを担うのが、半導体パッケージである。
#チップレット設計
↓
複数のダイを製造
↓
パッケージ上へ配置
↓
ダイ間を接続
↓
電源・クロック・信号を供給
↓
1つのシステムとして動作チップレット時代には、パッケージは単なる「チップを保護する箱」ではない。
#パッケージ自体が、複数のダイを結合するシステム基盤になる。#
#
半導体パッケージの基本構造
#一般的な半導体製品では、シリコンダイをパッケージ基板へ搭載し、そのパッケージをマザーボードへ取り付ける。
#シリコンダイ
↓
バンプ・接続端子
↓
インターポーザー／ブリッジ
↓
パッケージ基板
↓
BGAはんだボール
↓
マザーボードすべてのパッケージにインターポーザーやブリッジがあるわけではない。製品に必要な通信帯域、コスト、ダイ数、熱、面積によって構造は変わる。
#シリコンダイ
#CPU、GPU、I/O、キャッシュなどの回路が形成された半導体本体である。
#パッケージ基板
#ダイとマザーボードの間にある多層基板である。
#主に、
#- ダイへの電力供給
- 外部I/O信号の伝送
- ダイ間の配線
- 機械的な支持
- マザーボードとの接続
を担う。
#高性能CPUやGPUでは、細かな銅配線を形成した有機材料の基板が広く使われる。
#インターポーザー
#複数のダイとパッケージ基板の間に置く、中間配線層である。
#パッケージ基板より細かな配線を形成できるため、ダイ間を多数の短い配線で接続できる。
#BGA
#パッケージ底面に並ぶ比較的大きなはんだボールである。
#パッケージとマザーボードを電気的・機械的に接続する。
#ダイ間の細かな接続
→ マイクロバンプなど
インターポーザーと基板
→ C4など
パッケージとマザーボード
→ BGA接続する階層によって、端子の大きさと役割が異なる。
#
#
2D、2.5D、3Dとは何か
#チップレットの配置方式は、大きく次のように整理できる。
#方式ダイの配置主な接続基盤2D横方向に並べる有機パッケージ基板2.5D横方向に並べるインターポーザーやシリコンブリッジ3D上下方向に積むベースダイ、Hybrid Bondingなど
#ただし「2D」「2.5D」という呼び方には、企業や技術資料によって多少の表現差がある。
#基本的には、
#- 有機基板上にダイを横並びにする構造
- 微細配線層を介して横並びにする構造
- ダイを上下へ積層する構造
という違いを理解すればよい。
#
#
2D／Standard Package
#有機基板の上にダイを並べる
#最も基本的なチップレット構成では、複数のダイを1枚の有機パッケージ基板へ搭載する。
#Compute Die I/O Die
┌─────────┐ ┌─────────┐
└────●────┘ └────●────┘
════════════════════════════
有機パッケージ基板ダイ間の信号は、パッケージ基板内の銅配線を通る。
#このような構造は、UCIeでは主にStandard Package側の利用例として扱われる。
#UCIeの解説では、Standard Packageの代表的な接続ピッチは100～150µm程度とされ、Advanced Packageでは25～55µm程度の、より細かな接続が想定されている。ただし実際の値は製造技術や製品設計によって変わる。(UCIe Consortium)
#利点
#- 比較的低コスト
- 大きなパッケージを作りやすい
- 成熟した製造技術を使える
- インターポーザー用の大型シリコンが不要
- ダイの配置自由度を確保しやすい
弱点
#- 配線密度が低い
- ダイ間配線が長くなりやすい
- 同じ帯域を得るために広いダイ辺長が必要
- 信号を強く駆動する必要がある
- 通信電力と遅延が増えやすい
UCIeが示した初期の代表値では、Standard Packageは最大約25mmのチャネルを想定していた。一方、Advanced Packageでは、シリコンインターポーザーやブリッジにより、最大約2mmの短いチャネルと細かなピッチを実現する構成が示されている。(UCIe Consortium)
#この数値は、あらゆる製品へ一律に当てはまる絶対的な境界ではない。Standard PackageとAdvanced Packageの電気的な違いを理解するための代表例である。
#
#
Standard Packageが適する製品
#有機基板型のStandard Packageは、最高密度が不要な製品で有力である。
#例えば、
#- エッジAI
- 車載プロセッサー
- ネットワーク機器
- コスト重視のサーバー製品
- I/Oチップレット
- 大型だが通信量の比較的少ないダイ
などで利用しやすい。
#すべてのチップレット間通信が、HBM接続のような極端な帯域を必要とするわけではない。
#比較的独立した機能ブロックを分割するなら、有機基板の通信性能で十分な場合もある。
#通信量が少ない
↓
有機基板でも実用的
↓
先端インターポーザーを省略
↓
パッケージコストを抑える
#
2.5Dパッケージ
#2.5Dパッケージでは、複数のダイを横方向へ並べる点は2D構成と同じである。
#違いは、ダイの下に微細な配線を持つ中間層を置くことだ。
#HBM Compute Die HBM
┌───┐ ┌─────────┐ ┌───┐
└●●●┘ └●●●●●●●●●┘ └●●●┘
════════════════════════════
シリコンインターポーザー
────────────────────────────
パッケージ基板ダイは横並びなので、厳密には3D積層ではない。
#しかし、通常の平面的なパッケージ基板に加え、半導体製造に近い微細配線層を使うため、慣例的に2.5Dと呼ばれる。
#
#
シリコンインターポーザー
#シリコンインターポーザーは、シリコン上に細かな金属配線を形成した中間基板である。
#CPUやGPUのようなロジックダイと、HBMのようなメモリースタックを、非常に多くの配線で接続できる。
#ロジックダイ
↓ マイクロバンプ
シリコンインターポーザー
↓ TSVなど
パッケージ基板なぜシリコンを使うのか
#有機基板よりも細い配線と細かな接続ピッチを形成しやすいためである。
#その結果、
#- ダイ間の距離を短縮できる
- 多数の並列信号を配置できる
- 高い帯域密度を実現できる
- 1bit当たりの通信電力を下げやすい
- 信号品質を確保しやすい
という利点がある。
#特にHBMは、数千本規模の幅広いインターフェースを使ってロジックダイと通信するため、シリコンインターポーザーとの相性がよい。
#欠点
#- 大型シリコンの製造費
- インターポーザー自体の歩留まり
- TSV形成
- ウェハー薄化
- ダイ搭載精度
- パッケージ反り
- 大面積化に伴うコスト
が課題になる。
#インターポーザーは演算回路を持たない場合でも、面積の大きなシリコンを加工しなければならない。
#
#
TSMC CoWoS
#シリコンインターポーザーを使う代表的な先端パッケージが、TSMCのCoWoSである。
#CoWoSは、Chip on Wafer on Substrateの略称である。
#TSMCはCoWoSを、AIやスーパーコンピューティング向けのロジックチップレットとHBMを、大型の高密度配線基盤上へ統合する技術として提供している。(3DFabric)
#ロジック・HBM
↓
インターポーザーウェハー上で統合
↓
パッケージ基板へ搭載現在のCoWoSには、接続基盤の違いによって複数の方式がある。
#CoWoS-S
#大型のシリコンインターポーザーを使用する。
#- 高い配線密度
- ロジックとHBMの広帯域接続
- AI・HPC向け
- 大型シリコンに伴うコストと製造難度
という特徴を持つ。
#TSMCは、CoWoS-Sで最大3.3倍レチクル規模、約2,700mm²のインターポーザーへ対応すると説明しており、それを超える規模にはCoWoS-LまたはCoWoS-Rを推奨している。(3DFabric)
#CoWoS-R
#シリコン全面ではなく、銅配線とポリマー層からなるRDLインターポーザーを利用する。
#RDLはRedistribution Layer、再配線層の略である。
#シリコンインターポーザーより柔軟性を持たせやすく、大型化や機械的応力への対応を狙った方式である。(3DFabric)
#CoWoS-L
#大型のRDLインターポーザーへ、必要な場所だけ高密度なLocal Silicon Interconnectを埋め込む。
#ダイA ダイB
╲ ╱
高密度ローカル接続
────────────────────────
大型RDLインターポーザー全面をシリコンにせず、ダイ間の高密度接続が必要な部分へ小さなシリコン配線片を配置する。
#TSMCはCoWoS-Lについて、RDLベースのインターポーザーと、細かな銅配線を持つLSIを組み合わせる方式として説明している。(3DFabric)
#
#
シリコンブリッジ
#シリコンインターポーザーがパッケージの広い範囲を覆うのに対し、シリコンブリッジは接続が必要な場所だけへ小さなシリコン片を配置する。
#ダイA ダイB
┌────────┐ ┌────────┐
└────●───┘ └───●────┘
╲═════════════════╱
シリコンブリッジ
────────────────────────────
有機基板ダイ間の境界部分だけはシリコン上の微細配線で接続し、それ以外の電源や低速信号は有機基板へ流す。
#利点
#- 大型シリコンインターポーザーが不要
- 必要な場所だけ高密度配線を使える
- シリコン面積を抑えやすい
- パッケージを拡張しやすい
- 電源配線を有機基板側へ配置しやすい
課題
#- ブリッジとダイの正確な位置合わせ
- 複数の配線技術をまたぐ設計
- ダイ間距離の管理
- ブリッジ数増加による組み立て複雑化
- 熱膨張差とパッケージ反り
である。
##
Intel EMIB
#IntelのEMIBは、Embedded Multi-die Interconnect Bridgeの略である。
#パッケージ基板へ小型シリコンブリッジを埋め込み、隣接するダイ同士を高密度に接続する2.5D技術である。
#IntelはEMIBについて、ロジック同士、またはロジックとHBMを接続するための、効率的かつコスト効果の高い方式と説明している。ブリッジ部分だけ細かなマイクロバンプピッチを使い、それ以外のダイ領域では比較的粗いピッチを維持できる。(Intel)
#接続境界
→ 細かなピッチ
ダイ中央部
→ 比較的粗いピッチ全面インターポーザーでは、信号と電力の多くがインターポーザーを通過する。
#EMIBでは局所的なブリッジだけを使うため、パッケージ基板を通じた電源供給の自由度を残しやすい。
#Intelは2017年以降、EMIBをIntel製および外部製シリコンを含む製品で量産しているとしている。(Intel)
#
#
RDLとファンアウト
#シリコン以外の方法で高密度配線を作る選択肢が、RDLとファンアウトである。
#RDLとは
#ダイ上の接続端子を、別の位置へ引き直す銅配線層である。
#ダイ上の細かなパッド
●●●●●●●●
╲│╱ ╲│╱
再配線層
│ │ │ │
外側の接続端子ダイ表面の狭い端子配置を、パッケージに適した広い配置へ再分配できる。
#ファンアウトとは
#ダイの外側までRDLを広げ、ダイ面積を超えた領域へ接続端子を配置する方式である。
# ダイ
┌─────────┐
└─────────┘
← ダイ外まで広がるRDL →
● ● ● ● ● ● ● ●ファンアウト型パッケージでは、従来の有機基板や大型シリコンインターポーザーを使わずに、比較的細かな配線と薄いパッケージを実現できる場合がある。
#UCIeも、先端パッケージの選択肢として、シリコンインターポーザー、シリコンブリッジ、ファンアウト／RDLを想定している。(UCIe Consortium)
#利点
#- パッケージを薄くしやすい
- 大型シリコンの使用量を減らせる
- 配線と端子配置の自由度が高い
- モバイルからHPCまで複数の用途へ展開可能
課題
#- RDLの配線密度
- 大面積化
- ダイの位置ずれ
- 樹脂の反り
- 熱膨張差
- 高電流の電源配線
である。
#
#
Advanced Packageとは何か
#UCIeでいうAdvanced Packageは、単一の特定製品名ではない。
#主に、
#- シリコンインターポーザー
- シリコンブリッジ
- 微細RDL
- ファンアウト
- 高密度なダイ間接続
を使い、Standard Packageより短く細かな配線を実現するパッケージ群を指す。
#Standard Package
有機基板中心
長い配線・粗いピッチ
Advanced Package
インターポーザー／ブリッジ／RDL
短い配線・細かなピッチUCIeでは、Standard PackageとAdvanced Packageの両方でチップレットを接続できるよう、異なる電気条件を持つPHYプロファイルが設けられている。UCIe 3.0では、UCIe-SとUCIe-Aの双方に48GT/sと64GT/sが追加された。(UCIe Consortium)
#UCIe-SとUCIe-Aの詳しい違いは、後の回で扱う。
#
#
3D積層
#2Dと2.5Dでは、ダイを基本的に横へ並べる。
#3D積層では、ダイを上下に重ねる。
#上側ダイ
┌────────────┐
│ Cache／Compute │
└──────┬─────┘
│ 垂直接続
┌──────┴─────┐
│ Logic／Base Die│
└────────────┘3D積層の利点
#配線を短くできる
#横方向に数mm移動する代わりに、上下方向の短い接続で通信できる。
#接続数を増やせる
#ダイの辺だけでなく、接合面全体へ接続端子を配置できる。
#面積を削減できる
#ダイを横に並べるより、パッケージのフットプリントを小さくできる。
#ロジックとキャッシュを近接できる
#CPUの上または下へSRAMを積層することで、大容量キャッシュを近くに置ける。
#
#
3D積層の方式
#パッシブ・ベース構造
#下側に主として配線を担当する中間層を置き、その上へアクティブダイを搭載する。
#アクティブ・ベースダイ
#下側ダイにも、
#- I/O
- キャッシュ
- ネットワーク
- 電源制御
- クロック制御
などの回路を持たせる。
#上側：Compute Tile
↓
下側：I/O・NoC・Cacheを持つBase Dieダイ・オン・ウェハー
#個別に検査したダイを、下側ウェハーへ搭載する。
#ウェハー・オン・ウェハー
#2枚のウェハーを丸ごと位置合わせし、接合する。
#3D積層では、マイクロバンプまたはHybrid Bondingによって上下のダイを接続する。
#TSMCのSoICは、異なるサイズ、機能、製造ノードの良品ダイを高密度に垂直統合し、短いダイ間接続によって帯域、電力、信号品質を改善する3D統合技術である。(3DFabric)
#IntelのFoveros Direct 3Dは、アクティブ・ベースダイ上へチップレットを積層し、Cu-to-Cu Hybrid Bondingによる高密度・低抵抗のダイ間接続を実現する方式である。(Intel)
#これらの詳細は、3D V-Cache、Foveros Direct、SoICを扱う回で改めて解説する。
#
#
2.5Dと3Dは競合するのか
#2.5Dと3Dは、どちらか一方へ置き換わる関係ではない。
#実際のAIアクセラレータでは、両方を組み合わせられる。
# 上側キャッシュ
│ 3D積層
Compute Die
│
HBM ＝＝ 2.5Dインターポーザー ＝＝ HBM例えば、
#- 演算ダイとキャッシュを3D積層
- その積層ダイとHBMを2.5D接続
- パッケージ外部とは高速SerDesや光I/Oで接続
という構成が可能である。
#TSMCは、SoICで作った3D積層チップを、CoWoSやInFOへ統合する「3Dx3D」構成を示している。(3DFabric)
#Intelも、Foverosによる3DスタックとEMIBによる横方向の接続を組み合わせたEMIB 3.5Dを提供している。(Intel)
##
パッケージ方式の比較
#| 項目 | 有機基板型2D | シリコンインターポーザー | シリコンブリッジ | RDL／ファンアウト | 3D積層 |
| ダイ配置 | 横 | 横 | 横 | 横 | 上下 |
| 配線密度 | 低～中 | 高い | 接続部のみ高い | 中～高 | 非常に高い |
| 距離 | 長め | 短い | 短い | 比較的短い | 最短 |
| コスト | 低め | 高い | 中～高 | 中程度 | 高い |
| 大型化 | しやすい | シリコン面積が課題 | しやすい | しやすいが反りが課題 | 熱が課題 |
| 主用途 | 汎用・低コスト | AI・HPC・HBM | AI・HPC・FPGA | モバイル・HPC | キャッシュ・Logic・Memory |実際には、それぞれの方式に多数の派生技術があり、単純に優劣を決めることはできない。
##
パッケージ設計で重要な5つの指標
#\1. 帯域密度
#ダイの辺1mm、または接合面1mm²当たりに、どれだけのデータを通せるか。
#\2. 通信電力
#1bitのデータを送るのに必要なエネルギーである。
#配線が短く、容量が小さいほど低減しやすい。
#\3. 遅延
#チップレット間を信号が往復する時間である。
#キャッシュやコヒーレンシ通信では特に重要になる。
#\4. 電源供給
#AIアクセラレータでは、非常に大きな電流を複数のダイへ安定供給しなければならない。
#データ信号の配線密度だけでなく、電源とグラウンドの経路も重要である。
#\5. 熱
#チップレットを近づけるほど通信性能は向上しやすい。
#しかし発熱源も集中する。
#ダイを近づける
↓
通信距離が短くなる
↓
電力・遅延を改善
同時に
↓
熱密度が上がる
↓
冷却が難しくなるパッケージ設計は、通信だけを最大化すればよいわけではない。
##
先端パッケージの弱点
#パッケージ歩留まり
#個々のチップレットが正常でも、接続部やインターポーザーに不良があれば、完成パッケージ全体が不良になる。
#Known Good Die
#組み立て前に良品ダイだけを選別する必要がある。
#ダイ単体で、完成品に近い条件のテストをどこまで実施できるかが重要になる。
#反り
#大型パッケージでは、シリコン、銅、有機材料、樹脂の熱膨張率の違いにより、加熱時や冷却時にパッケージが変形する。
#熱膨張差
#温度変化によって、バンプや配線へ機械的な応力が加わる。
#テストの複雑化
#ダイ単体、接合後、パッケージ完成後の複数段階で検査が必要になる。
#修理が難しい
#組み立て後に1個のダイだけを取り外して交換することは、通常容易ではない。
#チップレットをモジュール部品のように再利用する設計思想と、完成パッケージを物理的に修理できることは別問題である。
#
#
どのパッケージが最も優れているのか
#用途によって異なる。
#コストを優先する
#有機基板を使ったStandard Packageが有力になる。
#HBM帯域を優先する
#シリコンインターポーザー型の2.5Dパッケージが適する。
#大型化と局所的な高密度接続を両立する
#シリコンブリッジや、RDLとローカルシリコン接続を組み合わせる方式が有力になる。
#フットプリントと接続密度を優先する
#3D積層が有力になる。
#熱を最優先する
#高発熱ダイを横に並べた2.5D構成の方が扱いやすい場合がある。
#最高帯域
最高密度
最低コスト
最大サイズ
最良の冷却
これらを同時に最大化する方式は存在しないパッケージ方式は、製品の性能目標、消費電力、販売価格、製造数量、冷却方法によって選ばれる。
#
#
パッケージがコンピューターの一部になる
#従来のパッケージは、シリコンダイを保護し、基板へ接続する役割が中心だった。
#チップレット時代のパッケージは、
#- 演算ダイ
- キャッシュ
- I/O
- HBM
- 光通信
- 電源供給
- ダイ間ネットワーク
を統合する。
#従来
ダイ
↓
保護・外部接続用パッケージ
チップレット時代
複数ダイ
↓
高密度接続
↓
パッケージ全体で1つの計算システムそのため、性能を決める単位は、1枚のシリコンダイだけではなくなっている。
#どの製造ノードでダイを作るかと同じくらい、
#どのパッケージ上に、どの距離で、どの接続技術を使って配置するか#
が重要になる。
#
#
今回の要点
#- パッケージは、チップレットを支持する箱ではなく、複数ダイを1つのシステムへ統合する基盤である。
- 2D／Standard Packageは、主に有機基板でダイを横方向へ接続する。低コストだが、配線密度と距離に制約がある。
- 2.5Dでは、シリコンインターポーザー、シリコンブリッジ、RDLなどを使い、横並びのダイを高密度に接続する。
- CoWoSは、ロジックダイとHBMを統合するTSMCの代表的な先端パッケージである。
- EMIBは、必要な場所だけにシリコンブリッジを埋め込むIntelの2.5D接続技術である。
- 3D積層では、ダイを上下へ積み、短い垂直接続と高い接続密度を実現する。
- 2.5Dと3Dは競合するだけでなく、1つのパッケージ内で組み合わせられる。
- パッケージ方式は、帯域、電力、遅延、コスト、熱、歩留まりのトレードオフで決まる。
次回は、ダイとインターポーザー、または上下のダイを実際に接続する微小な金属端子、マイクロバンプを解説する。
#マイクロバンプの構造、銅ピラー、はんだ、UBM、アンダーフィル、C4やBGAとの違い、そして微細化の限界を詳しく見ていく。
#