半導体ダイの内部はどう進化してきたのか

半導体ダイの内部はどう進化してきたのか

――ロジック、DRAM、NAND、そしてXBMが変えようとしているもの

「チップを積む」前に、ダイの内部では何が起きているのか

下記のマガジンと記事では、チップレット、2.5D・3Dパッケージ、マイクロバンプ、Hybrid Bonding、TSV、Die-to-Die PHY、UCIe、Logic Folding、HBM、XBMを順に見てきた。

連載は2026年7月16日現在、未だ完了していないが、この記事を先に出す事にした。 連載しはじめた時から記事は全て完成しているので、それを11回分投稿していくのに時間が掛かっている。 過度な連投を避ける為に一度に全て投稿せず日を分けて投稿している。

https://note.com/atom_/m/m7cbf572534b8

https://note.com/atom_/n/n53ccb9f8d569

これらは主として、

完成した複数のダイを、どのようにつなぎ、一つの計算システムとして動かすか

という問題だった。

しかし半導体の進化は、ダイを積み重ねることだけで起きているわけではない。

その前段階では、

• トランジスタの形を変える
• メモリセルの材料を変える
• キャパシターを立体化する
• 配線を表面と裏面へ分ける
• 同じダイの中で素子を上下へ配置する
• セルの保存原理そのものを変える

といった、ダイ内部の構造変化が進んできた。

ロジック、DRAM、NANDはいずれも半導体ダイだが、内部構造の進化方向は大きく異なる。

ロジック
＝高速な演算と複雑な配線を重視

DRAM
＝高速ランダムアクセスと高密度を両立

NAND
＝書き込み速度をある程度犠牲にして、
  不揮発性と大容量を重視

XBMを理解するには、まず、この三者がダイ内部で何を進化させてきたのかを知る必要がある。

半導体の構造階層

半導体の構造は、セル、ダイ、チップレットという三段階だけではない。

最も小さな材料レベルからシステムまで並べると、次のようになる。

原子・結晶
    ↓
材料
    ↓
薄膜・界面
    ↓
微細構造
    ↓
半導体素子
    ↓
セル
    ↓
アレイ／標準セル群／マクロ
    ↓
機能ブロック
    ↓
ダイ
    ↓
チップレット
    ↓
パッケージ
    ↓
基板・ラック・システム

原子・結晶

半導体の最下層には、シリコン、ゲルマニウム、酸素、窒素、銅、タングステン、ハフニウムなどの原子がある。

単結晶シリコンでは、シリコン原子が規則的な結晶格子を作る。

この結晶へ不純物を加えたり、異なる材料との界面を形成したりすることで、電流の流れ方を制御する。

材料

半導体ダイには、一種類の材料だけが使われているわけではない。

代表的には、

• シリコン：トランジスタのチャネルや基板
• SiO₂、High-k材料：絶縁膜
• 銅、コバルト、ルテニウム、タングステン：配線やコンタクト
• シリコン窒化膜：絶縁、保護、エッチング制御
• 酸化物半導体：将来の低温トランジスタ候補
• 強誘電体：新しいメモリ素子候補

などがある。

薄膜・界面

トランジスタやメモリセルでは、材料そのものだけでなく、異なる材料が接する界面が重要になる。

ゲート金属
────────────
ゲート絶縁膜
────────────
半導体チャネル

界面に欠陥があると、

• 電荷が捕獲される
• しきい値電圧が変動する
• 漏れ電流が増える
• 長期信頼性が悪化する

といった問題が生じる。

セルを小さくするほど、内部に含まれる原子や電子の数が減るため、わずかな界面欠陥の影響が大きくなる。

微細構造

材料と薄膜を組み合わせて、

• ゲート
• チャネル
• ソース
• ドレイン
• キャパシター
• 電荷保持膜
• ビア
• 金属配線

などの微細構造を作る。

素子

微細構造が電気的な機能を持つと、トランジスタ、キャパシター、ダイオードなどの素子になる。

セル

セルは、最小の物理構造ではない。

特定の機能を実現するための最小の回路単位

である。

同じ「セル」でも、ロジック、DRAM、NANDでは意味が異なる。

ロジックセル
＝複数のトランジスタと配線

DRAMセル
＝アクセス・トランジスタ＋キャパシター

NANDセル
＝ゲート、電荷保持膜、チャネルからなる
  不揮発性メモリ素子

アレイ、マクロ

多数のセルを規則的に並べたものがアレイである。

セル セル セル セル
セル セル セル セル
セル セル セル セル

ロジックダイでは、SRAMセルをまとめたキャッシュマクロや、演算回路をまとめた演算アレイが作られる。

DRAMでは、セルアレイ、センスアンプ、ワード線ドライバーなどを組み合わせたサブアレイを形成する。

NANDでは、多数のセルを直列接続したストリングを並べ、ページやブロックとして管理する。

機能ブロック

アレイや回路を組み合わせると、

• CPUコア
• GPU演算器
• キャッシュ
• メモリコントローラー
• PHY
• セキュリティー回路
• DRAMバンク
• NANDプレーン

といった機能ブロックになる。

ダイ

これらの機能ブロックを一枚のシリコンへ形成し、ウェハーから切り出したものがダイである。

チップレット

チップレットは、ダイより小さな物理階層ではない。

ダイ
├ 単独製品として使うダイ
└ 他のダイと組み合わせるチップレット

チップレットとは、

他のダイとパッケージ内部で統合されることを前提に設計されたダイ

である。

ダイ内部の基本構造――FEOL、MOL、BEOL

一枚のダイを断面から見ると、主にFEOL、MOL、BEOLへ分けられる。

ダイ上面
┌─────────────────────┐
│ BEOL：金属配線・ビア・絶縁膜        │
├─────────────────────┤
│ MOL：コンタクト・局所配線           │
├─────────────────────┤
│ FEOL：トランジスタ・素子分離        │
├─────────────────────┤
│ シリコン基板                       │
└─────────────────────┘
ダイ裏面

FEOL

FEOLはFront-End-of-Lineの略で、トランジスタや基本素子を作る工程である。

主に、

• チャネル
• ゲート
• ソース・ドレイン
• ウェル
• 素子分離
• ドーピング領域

などを形成する。

MOL

MOLはMiddle-of-Lineで、トランジスタを最下層配線へ接続する。

金属配線 M1
────────────
コンタクト
    │
ゲート／ソース／ドレイン

BEOL

BEOLはBack-End-of-Lineで、完成したトランジスタ同士を金属配線で結ぶ。

上層配線：電源・クロック・長距離信号
─────────────────────
中層配線：機能ブロック間接続
─────────────────────
下層配線：セル内部・ローカル接続
─────────────────────
MOL
─────────────────────
FEOLトランジスタ

FEOLがスイッチを作る工程なら、BEOLはそのスイッチを回路へ変える道路網である。

第一部　ロジックダイ内部の進化

ロジックダイとは何か

CPU、GPU、AI ASICなどのロジックダイは、多種類の回路が混在する。

CPUコア
GPU演算器
SRAMキャッシュ
レジスターファイル
スケジューラー
NoC
PHY
I/O
電源制御

ロジックでは、NANDやDRAMのように同一セルだけを規則的に並べることはできない。

演算器、キャッシュ、制御、クロック、I/Oでは、それぞれ異なる接続が必要になる。

そのためロジックの進化では、

トランジスタ密度だけでなく、複雑な配線を短く、低電力で、正確に動かすこと

が重要になる。

第1段階　平面型MOSFET

初期から長く使われてきたのが、平面型MOSFETである。

       ゲート
   ┌────────┐
ソース  チャネル  ドレイン
──────┴────────┴──────
       シリコン

ゲートへ電圧を加えることで、ソースとドレイン間のチャネルを開閉する。

微細化によって、

• 1枚のダイへ多くのトランジスタを置く
• 配線距離を短くする
• 動作電圧を下げる
• スイッチングを高速化する

ことが可能になった。

しかし、チャネルが短くなると、ゲートをオフにしても電流が漏れる短チャネル効果が強くなった。

第2段階　材料と配線の進化

平面型トランジスタの形状を維持しながら、内部材料も変化した。

代表例は、

• ポリシリコンゲートからメタルゲートへ
• SiO₂からHigh-kゲート絶縁膜へ
• アルミ配線から銅配線へ
• 高誘電率の層間膜からLow-k材料へ
• チャネルへひずみを与えて移動度を改善

といった変化である。

これは回路図上のトランジスタを変えずに、内部材料や界面を変える進化だった。

第3段階　FinFET

平面型トランジスタではチャネル制御が難しくなったため、チャネルをフィン状に立ち上げた。

平面型

ゲート
────────
チャネル


FinFET

     ┌──ゲート──┐
     │   Fin     │
─────┴─────────┴─────

FinFETでは、ゲートがチャネルの上面と両側面を囲む。

平面型よりもゲートがチャネルを強く制御できるため、微細化してもオフ時の漏れ電流を抑えやすい。

FinFETは2010年代の先端ロジックで主流となったが、さらに微細化すると、フィン幅や駆動能力の調整が難しくなる。IBMは、FinFETを超える次の構造として、水平に積層したGate-All-Around nanosheetを開発したと説明している。(IBM Research)

第4段階　Gate-All-Around nanosheet

GAAでは、ゲートがチャネルの全周を囲む。

断面

┌────────ゲート────────┐
│   ┌────────────┐   │
│   │ nanosheet      │   │
│   └────────────┘   │
└───────────────────┘

実際には複数のnanosheetを上下に積む。

ゲート
┌─────────────────┐
│ ── nanosheet ── │
│ ── nanosheet ── │
│ ── nanosheet ── │
└─────────────────┘

IBMは2021年、300mmウェハー上で第2世代nanosheetを使った2nmノードの試験チップを発表した。水平に積層したGAA nanosheet、inner spacer、bottom dielectric isolationなど、トランジスタ内部の細かな構造が性能、漏れ電流、寄生容量を左右する。(IBM Research)

ここで重要なのは、

トランジスタの回路記号は同じでも、内部の物理構造は平面から立体へ大きく変化している

ということである。

第5段階　標準セル内部の進化

ロジックでは、インバーター、NAND、NOR、フリップフロップなどを標準セルとして配置する。

標準セル

pFET
nFET
コンタクト
ローカル配線
電源レール

従来はnFETとpFETを横に並べていた。

nFET │ pFET

将来のCFETでは、nFETとpFETを上下へ積み重ねる。

上層：pFET
────────
下層：nFET

これにより標準セルの横幅を縮小できる可能性がある。

しかし、上下のトランジスタへゲート、ソース、ドレイン、電源を届ける配線が複雑になる。研究では、層数を増やしたCFETで上層トランジスタの自己発熱や、MOL・BEOLの寄生抵抗・容量が増えることが主要な問題として示されている。(arXiv)

第6段階　電源と信号を表裏へ分ける

従来のロジックダイでは、信号配線と電源配線をどちらもトランジスタの上側へ置く。

上側BEOL

信号配線
電源配線
クロック配線
    ↓
トランジスタ

微細化すると、太い電源配線が信号配線の場所を奪い、電圧降下や配線混雑が増える。

そこで、

表側
＝信号配線

トランジスタ

裏側
＝電源配線

という裏面電源供給が開発されている。

これは完成ダイを積む技術ではない。

一枚のダイの表側と裏側を、信号と電源へ機能分担するダイ内部構造の変更

である。

第7段階　ロジック層そのものを積む

FinFETやGAAは、一個のトランジスタを立体化する技術だった。

CFETでは、nFETとpFETを上下に積む。

その先では、

上層：SRAM
中層：演算ロジック
下層：I/O・電源・制御

のように、複数の回路層を同一ウェハー上へ順次形成するモノリシック3Dや、別ダイを接合するLogic Foldingが研究される。

ただしロジックは配線が不規則で発熱も大きいため、NANDのように同一構造を何百層も積むことは難しい。

第二部　DRAMダイ内部の進化

DRAMセルの原理

現代DRAMの基本セルは1T1Cである。

ビット線
   │
アクセス・トランジスタ
   │
キャパシター

• 1T：セルを選択するトランジスタ
• 1C：電荷を保存するキャパシター

ワード線を有効にすると、トランジスタがオンになり、キャパシターとビット線が接続される。

ワード線（Word Line）は、メモリセルの行を選択するための制御線です。

• ワード線：横方向に伸び、読み書きする行を選ぶ
• ビット線：縦方向に伸び、データを運ぶ

という役割分担になっています。

キャパシター内の電荷は時間とともに漏れるため、DRAMは定期的にリフレッシュしなければならない。

読み出しでは、キャパシターの微小な電荷をビット線へ分配し、その小さな電圧変化をセンスアンプで増幅する。

キャパシターの微小電荷
          ↓
ビット線へ電荷を共有
          ↓
わずかな電圧差
          ↓
センスアンプで増幅

DRAMは容量と帯域を大きく伸ばしてきた一方、アクセス遅延の改善は比較的小さく、ビット線やセンスアンプを含むアレイ構造が長期的なボトルネックになっている。(arXiv)

第1段階　平面型キャパシター

初期のDRAMでは、トランジスタとキャパシターをシリコン表面へ平面的に配置した。

トランジスタ ─ キャパシター

しかしセル面積を縮めると、キャパシターの電極面積も小さくなり、保存できる電荷が減る。

キャパシター容量は単純化すると、

で表せる。

• (C)：容量
• ($\varepsilon$)：誘電率
• (A)：電極面積
• (d)：誘電体の厚さ

セルを小さくしながら容量を維持するには、電極表面積を別の方向へ増やす必要がある。

第2段階　トレンチ型キャパシター

一つの方向は、シリコン基板を深く掘ることだった。

シリコン表面
─────────────
      │   │
      │   │  深いトレンチ
      │   │
      │   │

穴の側壁をキャパシターとして使い、横方向の面積を増やさず、深さ方向へ表面積を確保する。

第3段階　積層型キャパシター

もう一つの方向は、トランジスタの上へキャパシターを伸ばすことだった。

高いキャパシター

│ │ │ │ │
│ │ │ │ │
│ │ │ │ │
──────────
アクセス・トランジスタ
──────────
シリコン

現在のDRAMでは、円筒状、柱状などの高アスペクト比キャパシターを多数配置する方式が中心となっている。

この進化は、セル配列を何層も作ることではない。

一個のDRAMセル内にあるキャパシターを、細く高く立体化する進化

である。

第4段階　アクセス・トランジスタとワード線の立体化

セル面積をさらに縮小するため、

• 埋め込みワード線
• リセス型チャネル
• 縦型アクセス・トランジスタ
• 高誘電率キャパシター材料
• セル間の共有構造

などが導入・研究されてきた。

DRAMではキャパシターだけでなく、アクセス・トランジスタのオフ時リークを小さくする必要がある。

オン時
＝十分な電流を流したい

オフ時
＝キャパシターの電荷を漏らしたくない

この二つを同時に成立させなければならない。

ワード線は単なる配線ではなく、セル選択、速度、消費電力、信頼性、アレイ構造を左右するメモリ内部の中心的な構造です。

第5段階　アレイ構造の細分化

DRAMセルは、単独では動作しない。

多数のセルを、

• ワード線
• ビット線
• センスアンプ
• プリチャージ回路
• 行・列デコーダー

へ接続する必要がある。

             センスアンプ
                 │
ビット線 ─ セル セル セル セル
ビット線 ─ セル セル セル セル
                 │
             センスアンプ

ビット線を長くすると、一つのセンスアンプで多くのセルを共有できるため、面積効率は良くなる。

しかしビット線容量が増え、読み出し信号が小さくなり、遅延が増える。

ビット線を短くすると高速化できるが、センスアンプ数が増えてダイ面積が大きくなる。

DRAM内部では、速度、密度、電力、面積の妥協点として、アレイ、サブアレイ、バンクが設計される。

第6段階　完成DRAMダイを積層するHBM

DRAMセル配列をNANDのように数百層作るのではなく、完成したDRAMダイを積層するのがHBMである。

DRAMダイ
    │ TSV
DRAMダイ
    │ TSV
DRAMダイ
    │
ベース／ロジックダイ

各DRAMダイ内部には、それぞれFEOL、MOL、BEOLが存在する。

HBMは、

DRAMセルをダイ内部で多層化したものではなく、完成したDRAMダイをパッケージ工程で積層したもの

である。

3D積層DRAMでは、下層のロジックダイへ制御回路や処理回路を置けるため、メモリ内部の大きな帯域を活用したProcessing-in-Memoryの研究も進められている。(arXiv)

第7段階　モノリシック3D DRAM

将来の研究では、完成ダイを積むのではなく、一枚のダイ内部へDRAMセル層を複数形成する構想がある。

DRAMセル層
──────────
DRAMセル層
──────────
周辺ロジック

ただしDRAMでは、各層のセルをセンスアンプへつなぎ、微小電荷を高速に読み出す必要がある。

層を増やすほど、

• ビット線の引き回し
• センスマージン
• 周辺回路への接続
• 浮遊ボディ効果
• 層間結合
• Row Hammer
• リフレッシュ

が複雑になる。

モノリシック3D 1T1C DRAMの研究でも、上下セル間の結合や浮遊ボディ効果が信頼性上の重要課題として検討されている。(arXiv)

第三部　NANDダイ内部の進化

NANDセルの原理

NANDは、電荷を保持することでトランジスタのしきい値電圧を変える。

制御ゲート
────────────
電荷保持膜
────────────
トンネル絶縁膜
────────────
チャネル

電荷の量によって、トランジスタがオンになる電圧が変わる。

電荷が少ない
＝しきい値が低い

電荷が多い
＝しきい値が高い

電源を切っても電荷が残るため、NANDは不揮発性メモリである。

第1段階　平面型NAND

平面NANDでは、セルを横方向へ並べた。

Cell ─ Cell ─ Cell ─ Cell

微細化によって多くのセルを配置できたが、セル間距離が短くなると、

• 隣接セル干渉
• 電荷漏れ
• 保存電子数の減少
• 読み出し電圧分布の重なり

が問題になった。

Kioxiaは、平面型フラッシュの微細化によりセル間の意図しない電流や、セル内に保存される電子数の減少が安定性を悪化させたと説明している。(KIOXIA Corporation)

第2段階　一つのセルへ複数ビットを保存する

NANDでは、一つの物理セルに複数の電圧状態を持たせる。

SLC：2状態 ＝ 1bit
MLC：4状態 ＝ 2bit
TLC：8状態 ＝ 3bit
QLC：16状態＝ 4bit

保存密度は上がるが、状態間の電圧差が小さくなるため、

• 読み出し精度
• 書き込み時間
• 保持特性
• 書き換え耐久性

が厳しくなる。

第3段階　3D NAND

平面微細化の限界に対して、NANDはセルを縦方向へ積み始めた。

ワード線
────────────
ワード線
────────────
ワード線
────────────
ワード線
────────────
       │
  垂直チャネル

3D NANDでは、板状のゲート電極と絶縁膜を交互に積層し、全層を貫通する深い穴を一括で開ける。

その穴の内部へ、

• 電荷保持膜
• トンネル絶縁膜
• 垂直チャネル

を形成する。

板状ゲートと垂直チャネルが交差する場所が、一個のメモリセルになる。

Kioxiaはこの方式を、電極と絶縁膜を先に積み、穴を一括加工した後に電荷保持膜と柱状電極を形成する「punch and plug」として説明している。(KIOXIA Corporation)

第4段階　層数の増加

3D NANDの利点は、同じ構造を縦に反復できることである。

KioxiaのBiCS FLASHでは、48層が2015年、96層が2018年、112層が2020年、162層が2022年に製品化され、2023年時点で200層を超える積層が実現されたと説明されている。(KIOXIA Corporation)

平面微細化
    ↓
セル間干渉が増加
    ↓
横方向の縮小を緩める
    ↓
縦方向の層数で容量を増やす

第5段階　ストリング・スタッキング

一度の成膜と穴加工で作れる層数には限界がある。

そのため、複数の3D NAND積層体を上下へ接続するString Stackingが使われる。

上側NANDスタック
────────────
接続部
────────────
下側NANDスタック

ただし接続部では、チャネルの位置合わせ、抵抗、欠陥、層間ばらつきが問題になる。

第6段階　セルアレイと周辺CMOSを分離する

従来のNANDでは、メモリアレイと周辺CMOSを同じダイ上に並べる、またはアレイの下へCMOSを配置する。

さらに進むと、

NANDセルアレイ用ウェハー
          ＋
周辺CMOS用ウェハー
          ↓
ウェハーボンディング

という方式を使える。

これにより、NANDセルに適した工程と、周辺ロジックに適した工程を別々に最適化できる。

なぜNANDは数百層にでき、ロジックとDRAMは難しいのか

NANDは同じ構造を反復できる

NANDでは、一本の垂直チャネルを多数のセルで共有する。

選択ゲート
   │
Cell
   │
Cell
   │
Cell
   │
Cell
   │
選択ゲート

ワード線も層単位で共有できる。

各セルへ個別の配線を引く必要がなく、ページ単位で読み書きし、ブロック単位で消去する。

アクセス速度がDRAMより遅くても、ストレージとして成立する。

DRAMは微小電荷を高速に読む必要がある

DRAMでは、各セルの小さなキャパシター電荷を高速に読み出さなければならない。

ビット線が長くなったり、層間配線が増えたりすると、微小な信号が寄生容量に埋もれる。

ロジックは接続が不規則である

ロジックでは、各トランジスタの接続先が異なる。

A → B → C
   ↘ D

E → F
   ↘ G → H

NANDのように同一の垂直ストリングを繰り返せない。

さらにロジックは動作中の発熱と電流密度が大きい。

ロジック、DRAM、NANDの比較

| 項目 | ロジック | DRAM | NAND |
| 主な用途 | 演算・制御 | 主記憶・作業領域 | 大容量ストレージ |
| 基本セル | 複数FETの論理回路 | 1T1C | 電荷保持トランジスタ |
| データ保持 | 電源断で消失 | 電源断で消失 | 電源断後も保持 |
| リフレッシュ | 不要 | 必要 | 不要 |
| 読み出し | 非常に高速 | 高速 | 比較的遅い |
| 書き込み | 非常に高速 | 高速 | 遅い |
| セル配列 | 不規則 | 規則的 | 非常に規則的な |
| ダイ内部3D化 | FinFET、GAA、CFET | 高アスペクト比キャパシター | 多層3D NAND |
| 多層化規模 | 少数層 | 現状は限定的 | 数百層 |
| 主な課題 | 配線、電力、熱 | 微小電荷、リーク、センス | 深穴加工、保持、耐久性 |

セル内部はどのように進化するのか

セルは最小の物理構造ではない。

セル内部には、

材料
↓
薄膜
↓
界面
↓
電極
↓
絶縁膜
↓
チャネル
↓
トランジスタ／キャパシター

がある。

セル内部の進化には、大きく六つの方向がある。

1．形を変える

平面型
  ↓
フィン型
  ↓
nanosheet
  ↓
縦型
  ↓
上下積層型

2．材料を変える

SiO₂
  ↓
High-k

ポリシリコンゲート
  ↓
メタルゲート

シリコンチャネル
  ↓
酸化物半導体／2次元材料

3．場所を変える

シリコン表面
    ↓
トランジスタ上部
    ↓
BEOL内
    ↓
ダイ裏面

4．保存原理を変える

キャパシター電荷
しきい値電圧
電荷トラップ
強誘電分極
抵抗状態
磁気状態

5．一つのセルへ多くの情報を入れる

NANDでは、一つの物理セルに複数ビットを保存する。

DRAMでも多値化研究は存在するが、速度、ノイズ、保持時間の制約が厳しい。

6．セルと周辺回路を分離する

セルアレイ
    ＋
周辺制御回路

を別の層、別のウェハー、別のダイに分け、それぞれ最適な工程で作る。

これはNANDのCMOS分離、HBMのロジックダイ、Logic Folding、XBMのアクティブ・ベースダイへ共通する方向である。

第四部　XBMは何を変えようとしているのか

XBMは単なる新しい積層方法ではない

IntelのXBM特許では、各メモリダイが1T1C Backend DRAMを持ち、メモリダイを複数積層し、TSV gutter、High Bandwidth Interconnect、アクティブ・ベースダイ、UCIe、自己検査、冗長修復を組み合わせる構成が示されている。(Free Patents Online)

Backend DRAMダイ
        │
Backend DRAMダイ
        │
Backend DRAMダイ
        │
TSV gutter
        │
アクティブ・ベースダイ
・UCIe
・テスト
・修復
・予備領域

通常のHBMは、既存型のDRAMダイを積層する。

従来HBM

従来型DRAMダイ
      ＋
TSV
      ＋
マイクロバンプ
      ＋
広い並列インターフェース

XBMは、積層方法だけでなく、積層するメモリダイ自体を変えようとしている。

XBM

Backend DRAMを持つ新しいメモリダイ
        ＋
データブロック化
        ＋
積層
        ＋
TSV gutter
        ＋
アクティブ・ベースダイ
        ＋
UCIe
        ＋
完成後修復

Backend DRAMとは何か

通常のBEOLは、金属配線とビアを作る領域である。

XBM特許では、BEOL側へ薄膜トランジスタを使った1T1C DRAMを形成する構想が示されている。(Free Patents Online)

通常のダイ

BEOL：配線
────────────
FEOL：トランジスタ
────────────
シリコン

Backend DRAMダイ

BEOL：配線＋DRAMセル
────────────
下層回路／シリコン

BEOLへトランジスタを作るには、既に完成した下層回路や銅配線を壊さない低温工程が必要になる。

研究では、酸化インジウムなどの酸化物半導体を使い、原子層堆積によるBEOL互換GAAトランジスタや、400℃未満の熱予算で形成するBEOL互換メモリ素子が実証されている。ただし、単体素子の実証と、数十億セルのDRAM量産は別の段階である。(arXiv)

通常のDRAMとBackend DRAMは何が違うのか

Backend DRAMを理解するうえで、まず通常のDRAMダイがどのように作られているかを整理する必要がある。

通常のDRAMでは、アクセス・トランジスタ、キャパシター、配線をすべて一枚のDRAMダイの中へ形成する。ただし、それぞれが作られる場所と工程は異なる。

通常のDRAMダイ

ダイ表面
┌────────────────────┐
│ BEOL                              │
│ 金属配線・ビア・電源配線           │
├────────────────────┤
│ DRAMキャパシター                  │
│ 電荷を保存する高アスペクト比構造    │
├────────────────────┤
│ MOL                               │
│ コンタクト・局所配線               │
├────────────────────┤
│ FEOL                              │
│ アクセス・トランジスタ             │
│ ワード線・チャネル・ソース／ドレイン │
├────────────────────┤
│ 単結晶シリコン基板                 │
└────────────────────┘
ダイ裏面

DRAMの基本セルは、1個のアクセス・トランジスタと1個のキャパシターからなる1T1C構造である。

ビット線
   │
アクセス・トランジスタ
   │
キャパシター

アクセス・トランジスタは、どのセルを読み書きするかを選択するスイッチである。

ワード線へ電圧を加えるとアクセス・トランジスタがオンになり、キャパシターとビット線が接続される。キャパシターに蓄えられた微小な電荷はビット線へ伝わり、センスアンプによって0または1として判定される。

通常のDRAMでは、アクセス・トランジスタをFEOL側に作る

従来型DRAMのアクセス・トランジスタは、基本的に単結晶シリコン基板を使うFEOL側へ形成される。

FEOLでは、

• チャネル
• ゲート
• ソース
• ドレイン
• ワード線
• 素子分離

など、トランジスタの基本構造を作る。

その上や近傍へ、電荷を保存するキャパシターを形成する。さらにMOLでコンタクトや局所配線を作り、BEOLで多数の金属配線層を積み上げる。

したがって、「通常のDRAMダイをFEOLへ作る」というよりも、

DRAMセルの能動素子であるアクセス・トランジスタをFEOLへ作り、その上へキャパシターと配線構造を積み上げる

と表現する方が正確である。

キャパシターが物理的にトランジスタより上にある場合でも、それだけでBackend DRAMになるわけではない。通常のDRAMでは、セルを選択するアクセス・トランジスタがFEOL側の単結晶シリコンへ作られているからである。

Backend DRAMでは、何が変わるのか

IntelのXBM特許で示されたBackend DRAMでは、このアクセス・トランジスタの形成場所と製造方法が変わる。

通常は配線中心だったBEOL側へ、薄膜トランジスタなどのBEOL互換トランジスタを使った1T1C DRAMを形成する構想である。XBMの特許例では、積層される各メモリダイが、BEOLで作られた1T1C DRAMを持つと説明されている。

通常のDRAM

BEOL
金属配線・ビア
────────────────
キャパシター
────────────────
MOL
コンタクト
────────────────
FEOL
単結晶シリコンの
アクセス・トランジスタ
────────────────
シリコン基板

Backend DRAMの概念

BEOL側
薄膜アクセス・トランジスタ
＋
キャパシター
＋
DRAMデータブロック
────────────────
下層配線・支持構造
────────────────
シリコン層

つまり、完成したDRAMダイをロジックダイへ埋め込むのではない。

DRAMセルを構成するアクセス・トランジスタや記憶構造を、BEOL互換工程で作れるように再設計する

という発想である。

変わるのは1T1Cの原理ではなく、「どこで、どう作るか」

通常のDRAMとBackend DRAMは、どちらも基本的には1T1Cである。

通常のDRAM
1T ＋ 1C

Backend DRAM
1T ＋ 1C

したがって、情報をキャパシターの電荷として保存し、アクセス・トランジスタで読み書きする基本原理まで別物になるわけではない。

根本的に変わるのは、1Tを構成するトランジスタの場所、材料、製造順序である。

| 項目 | 通常のDRAM | Backend DRAM |
| 基本セル | 1T1C | 1T1C |
| アクセス・トランジスタ | FEOL側 | BEOL互換層 |
| 主なチャネル | 単結晶シリコン | 薄膜半導体などが候補 |
| トランジスタ形成時期 | 配線形成前 | 下層構造の形成後 |
| 高温工程 | 比較的使いやすい | 下層を壊さない低温工程が必要 |
| セル配置 | 従来型DRAMアレイ | データブロック化を想定 |
| 制御 | DRAMダイ内の周辺回路 | ベースダイへ集約する構想 |
| 技術段階 | 成熟した量産技術 | 特許・研究段階 |

通常のFEOLでは、トランジスタ形成のために高温の熱処理や材料工程を利用できる。

しかしBEOL側へ新しいトランジスタを作るときには、その下に既に形成された配線、絶縁膜、コンタクトなどが存在する。上層の製造工程で高温を加えると、下層の配線や材料を劣化させる可能性がある。

そのためBackend DRAMでは、

• 低温で形成できるトランジスタ
• 非常に小さいオフ電流
• 十分なオン電流
• 長い電荷保持時間
• 小さなしきい値ばらつき
• BEOL材料との互換性

を同時に満たす必要がある。

ここが、単に完成したDRAMダイを積層するHBMよりも根本的に難しい部分である。

HBMは「完成したDRAMダイを積む」

従来のHBMでは、通常型DRAMダイをそれぞれ独立して製造する。

通常型DRAMダイ
・FEOLアクセス・トランジスタ
・キャパシター
・MOL
・BEOL
        │
        │ TSV・ダイ間接続
        ▼
通常型DRAMダイ
        │
        ▼
ベース／ロジックダイ

HBMで変わるのは、主として完成したDRAMダイの積み方と、演算ダイへの接続方法である。

各DRAMダイの内部は、基本的には従来型DRAMの延長にある。

XBMは「積むダイの内部」から変える

XBMも複数のメモリダイを積層するが、その前に積層されるメモリダイ自体をBackend DRAM型へ変更する。

Backend DRAMメモリダイ
・BEOL型1T1Cセル
・データブロック
        │
Backend DRAMメモリダイ
・BEOL型1T1Cセル
・データブロック
        │
Backend DRAMメモリダイ
・BEOL型1T1Cセル
・データブロック
        │
アクティブ・ベースダイ
・通信
・制御
・テスト
・修復

特許例では、各メモリダイにBEOL形成の1T1C DRAMを置き、それを複数のデータブロックへ分割して積層する。さらに、I/O、変換、検査、デバッグ、冗長修復をベースダイへ集約する構造が示されている。

したがって、HBMとXBMの違いは次のように整理できる。

HBM

従来型DRAMダイ
        ＋
完成ダイの積層
        ＋
広い並列接続

XBM

Backend DRAM型メモリダイ
        ＋
完成ダイの積層
        ＋
データブロック化
        ＋
アクティブ・ベースダイ
        ＋
高速チップレット接続

Backend DRAMはロジックダイへDRAMダイを入れる技術ではない

ここは混同しやすい。

Backend DRAMという名称から、

ロジックダイの中へ
完成したDRAMダイを埋め込む

ような構造を想像しやすいが、XBMの代表構成は異なる。

Backend DRAMを持つメモリダイ
          ＋
アクティブ・ベースダイ
          ＋
別のコンピュートダイ

という構造である。

ロジックダイ、メモリダイ、ベースダイは、それぞれ別の構成要素として扱われる。

Backend DRAMとは「DRAMダイをロジックへ入れる」という意味ではなく、

DRAMダイの内部で、従来はFEOL側に置いていたアクセス・トランジスタをBEOL互換層へ移す

という意味である。

Backend DRAMの本当の新しさ

通常のDRAMでは、

FEOLでトランジスタを作る
        ↓
キャパシターを作る
        ↓
MOL・BEOL配線を作る

という順序が基本となる。

Backend DRAMでは、

下層構造や配線を作る
        ↓
低温のBEOL互換工程で
アクセス・トランジスタと
DRAMセルを形成する

方向へ変わる。

これは、完成した部品を積み重ねるだけの変更ではない。

• トランジスタ材料
• キャパシター構造
• 熱予算
• セル配置
• 配線方法
• 欠陥管理
• 設計モデル
• 製造装置
• 歩留まり管理

まで変える可能性がある。

Intelの特許はこの方向を示しているが、現時点では具体的なセル材料、保持時間、リーク電流、実測性能、量産歩留まりは公表されていない。Backend-transistor DRAMは製造規模での実証がまだ確認されておらず、XBMにも公式な製品ロードマップは示されていない。

一言でまとめると

通常のDRAMは、FEOLの単結晶シリコン・トランジスタを土台にセルを作る。Backend DRAMは、1T1Cの基本原理を維持しながら、アクセス・トランジスタをBEOL互換層へ移し、DRAMダイの作り方そのものを変えようとする。

HBMが「完成したDRAMダイの積み方」を進化させた技術だとすれば、Backend DRAMは、

積まれるDRAMダイの内部構造から作り直す技術

である。

XBMには二種類の三次元化がある

1．ダイ内部の三次元化

Backend DRAMセル
────────────
配線
────────────
下層シリコン

これは素子・材料・プロセス技術である。

2．完成ダイの積層

メモリダイ
    │
メモリダイ
    │
ベースダイ

これはTSV、接合、薄化、パッケージングの技術である。

XBMはこの二つを同時に成立させなければならない。

XBMとLogic Foldingの違い

Logic Foldingは、既存の機能を別ダイへ分割して積層する設計思想である。

上層：SRAM
中層：演算器
下層：I/O・制御

各ダイを既存の成熟したプロセスで製造できるなら、主な課題は接合、熱、電源、検査である。

XBMのBackend DRAMは、その前に、

積層されるメモリダイそのもののセル、材料、製造工程を成立させる

必要がある。

したがってXBMは、

新しいDRAMセル工程
        ＋
新しいメモリダイ
        ＋
ダイ積層
        ＋
チップレット通信

という、Logic Foldingより広い技術課題を持つ。

なぜデータブロックへ分割するのか

XBMでは、メモリアレイを小さなデータブロックへ分割する。

DB DB DB │ TSV gutter │ DB DB DB
DB DB DB │ TSV gutter │ DB DB DB
DB DB DB │ TSV gutter │ DB DB DB

これは、

• 不良領域を切り離す
• 予備ブロックへ置き換える
• サブチャネル単位で管理する
• テストを細分化する
• TSV経路を規則化する

ためである。(Free Patents Online)

Backend DRAMは量産性が未確立である可能性が高いため、最初から完全無欠なダイを要求するのではなく、冗長性と修復機能で歩留まりを補う設計と考えられる。

アクティブ・ベースダイの役割

XBMのベースダイは単なる配線板ではない。

アクティブ・ベースダイ

UCIe PHY
SerDes
メモリ制御
BIST
デバッグ
故障リマップ
予備領域
クロック

上層のBackend DRAMダイを比較的規則的なメモリアレイとして作り、複雑な処理をベースダイへ集める。

上層
＝容量を担当する規則的なメモリ

下層
＝通信・制御・検査・修復を担当するロジック

この考え方は、NANDのセルアレイと周辺CMOSの分離、HBMのロジックダイ、Logic Foldingに共通する。

XBMが示している本当の変化

XBMの重要性は、HBMより帯域が速いかどうかだけではない。

メモリの設計単位が拡大しようとしていることにある。

従来

DRAMセル
  ↓
DRAMダイ
  ↓
外部メモリ部品

HBM

DRAMセル
  ↓
DRAMダイ
  ↓
積層メモリ
  ↓
GPUに隣接

XBMが示す方向

Backend DRAMセル
      ↓
データブロック
      ↓
メモリダイ
      ↓
アクティブ・ベースダイ
      ↓
UCIe
      ↓
パッケージ内ネットワーク

つまりメモリは、

プロセッサーへ接続される受動的な部品から、パッケージ内ネットワークへ参加するチップレット

へ変わる可能性がある。

三者の進化方向を一言で整理する

ロジック

平面型トランジスタ
    ↓
FinFET
    ↓
GAA nanosheet
    ↓
CFET
    ↓
複数ロジック層

ロジックは、トランジスタの制御性、配線、電源、熱を立体化している。

DRAM

平面キャパシター
    ↓
トレンチ／積層キャパシター
    ↓
高アスペクト比キャパシター
    ↓
完成ダイ積層HBM
    ↓
モノリシック3D DRAM／Backend DRAM

DRAMは、微小電荷を維持しながら密度と帯域を高めている。

NAND

平面NAND
    ↓
多値化
    ↓
3D NAND
    ↓
多層化
    ↓
String Stacking
    ↓
セルアレイとCMOSの分離

NANDは、横方向微細化から縦方向の大量反復へ移った。

今回の要点

• 半導体の階層は、材料、薄膜、素子、セル、アレイ、機能ブロック、ダイ、チップレット、パッケージへ続く。
• セルは最小の物理構造ではなく、最小の機能単位である。
• ロジックセルは複数トランジスタ、DRAMセルは主に1T1C、NANDセルは電荷保持構造である。
• ロジックは平面MOSFETからFinFET、GAA nanosheet、CFETへ進化している。
• ロジックではトランジスタだけでなく、配線、電源、熱が限界になっている。
• DRAMはキャパシターを平面からトレンチ、積層、高アスペクト比構造へ進化させた。
• HBMはDRAMセルを多層化したものではなく、完成DRAMダイを積層したものである。
• NANDは平面微細化から3D NANDへ移り、同じセル構造を数百層反復できる。
• NANDが大量積層できるのは、垂直チャネルとワード線を多数のセルで共有できるためである。
• DRAMは微小電荷の高速読み出し、ロジックは不規則配線と発熱のため、大量多層化が難しい。
• XBMは、Backend DRAMというダイ内部構造の変更と、完成ダイ積層を同時に行う構想である。
• XBMはTSVや接合方法だけの技術ではなく、セル、ダイ、ベースダイ、PHY、パッケージを再設計する。
• XBMの最大の技術的賭けは、BEOL互換の1T1C DRAMを高性能・高歩留まりで量産できるかにある。
• 現時点のXBMは特許段階であり、セル材料、保持時間、歩留まり、実測帯域、電力、製造工程は公開されていない。(Free Patents Online)

半導体の進化は、外側と内側で同時に起きている

半導体の進化は、単純な微細化から複数の方向へ分かれた。

ダイの内側

材料
セル
トランジスタ
キャパシター
配線
電源

ダイの外側

チップレット
Hybrid Bonding
TSV
UCIe
先端パッケージ
光I/O

ロジック、DRAM、NANDは、それぞれ異なる方法でダイ内部を三次元化してきた。

NANDは同じセルを大量に縦積みした。

ロジックはトランジスタを立体化し、次にnFETとpFET、回路層を積もうとしている。

DRAMはキャパシターを高くし、完成ダイをHBMとして積み、将来はセル層自体の三次元化を目指している。

そしてXBMは、

ダイ内部のBackend DRAMと、ダイ外部の積層・チップレット接続を同時に変える

構想である。

その意味でXBMは、単なる「HBMの次の製品」ではない。

セルからパッケージまでを一つの設計対象として扱う、次の半導体アーキテクチャへの移行を示している。

一次資料・企業公式・論文

Intel XBM Patent: https://www.freepatentsonline.com/y2026/0191095.html

Google Patents: https://patents.google.com/patent/US20260191095A1/en

UCIe Specifications: https://www.uciexpress.org/specifications

UCIe 3.0: https://www.uciexpress.org/_files/ugd/8dc731_ae67289d0ec646cdba5c1aee245538b3.pdf

Micron HBM4: https://www.micron.com/products/memory/hbm/hbm4

IBM GAA Nanosheet: https://research.ibm.com/blog/2-nm-chip

BEOL-Compatible In2O3 Transistor: https://arxiv.org/abs/2203.02869

BEOL-Compatible GAA In2O3 FET: https://arxiv.org/abs/2205.00360

Monolithic 3D Integration: https://arxiv.org/abs/2312.03206

DRAM Microarchitecture: https://arxiv.org/abs/2405.02499

Sectored DRAM: https://arxiv.org/abs/2207.13795

Monolithic 3D DRAM: https://arxiv.org/abs/2603.12461

KIOXIA NAND Flash: https://www.kioxia.com/en-jp/rd/technology/nand-flash.html

KIOXIA Multi-Level Cell: https://www.kioxia.com/en-jp/rd/technology/multi-level-cell.html

KIOXIA BiCS FLASH: https://www.kioxia.com/en-jp/rd/technology/bics-flash.html

KIOXIA CBA: https://www.kioxia.com/en-jp/rd/technology/cba.html