第6回　Hybrid Bondingとは何か――はんだを使わず銅と絶縁膜を直接つなぐ

連載:巨大チップの限界を超える――UCIeとチップレット、3D半導体のすべて

レチクル限界、Die-to-Die PHY、Hybrid Bonding、TSVから、3D V-Cache、Foveros Direct、SoIC

11回で完了します

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第6回　Hybrid Bondingとは何か――はんだを使わず、銅と絶縁膜を直接つなぐ

マイクロバンプを小さくするだけでは限界がある

前回は、ダイとインターポーザー、または上下に積層したダイを接続するマイクロバンプについて解説した。

マイクロバンプは、銅ピラー、はんだキャップ、UBM、アンダーフィルなどを組み合わせた、量産実績の豊富な接続技術である。

しかし、チップレット間に必要な帯域が増え、接続ピッチを細かくしようとすると、次の問題が大きくなる。

• 隣接するはんだ同士の短絡
• 微細バンプの位置ずれ
• 接合部の抵抗と寄生容量
• アンダーフィルの充填
• 熱膨張差による疲労
• 電流密度の上昇
• 接合部検査の難化

マイクロバンプ

上側ダイ
────────────
   ●   ●   ●
────────────
下側ダイ

●＝銅ピラー＋はんだ接合部

バンプを小さくすれば接続数を増やせるが、はんだ、バンプ高さ、バンプ間の隙間を残したままでは、微細化に限界がある。

そこで、はんだバンプを介さず、ダイ表面の銅電極と絶縁膜を直接接合する技術が使われ始めている。

それがHybrid Bonding、ハイブリッドボンディングである。

Hybrid Bondingとは何か

Hybrid Bondingは、2枚のダイまたはウェハーの接合面に形成された、

• 銅パッド同士
• 周囲の誘電体・絶縁膜同士

を同時に接合する技術である。

上側ダイ

SiO₂    Cu    SiO₂    Cu
────────接合面────────
SiO₂    Cu    SiO₂    Cu

下側ダイ

電気信号はCu-to-Cu接合部を通る。

一方、接合面全体の機械的な固定は、酸化膜やSiCNなどの誘電体同士の接合が担う。

つまり、

電気接続
＝Cu-to-Cu

機械的接合・絶縁
＝誘電体-to-誘電体

という2種類の接合を組み合わせるため、「Hybrid」と呼ばれる。

imecはHybrid Bondingを、Cu-to-Cuと誘電体-to-誘電体を組み合わせた接合技術と説明している。微細な銅パッドをダマシン工程で絶縁膜中へ形成するため、マイクロバンプより大幅に細かな接続ピッチへ拡張できる。(imec)

マイクロバンプとの違い

マイクロバンプ

上側ダイ
────────────
銅パッド
銅ピラー
はんだ
   ●
   ●
相手側パッド
────────────
下側ダイ

バンプに高さがあり、ダイ間には隙間が残る。通常、その隙間をアンダーフィル樹脂で埋める。

Hybrid Bonding

上側ダイ
────────────
SiO₂  Cu  SiO₂
      │
SiO₂  Cu  SiO₂
────────────
下側ダイ

はんだ、銅ピラー、バンプ間の大きな隙間を必要としない。

| 項目 | マイクロバンプ | Hybrid Bonding |
| 主な電気接続 | 銅ピラー＋はんだ | Cu-to-Cu直接接合 |
| 機械的固定 | バンプ＋アンダーフィル | 誘電体面全体 |
| ダイ間距離 | 比較的長い | 非常に短い |
| 接続ピッチ | 数十µm級が一般的 | sub-10µm以下へ拡張可能 |
| 接続面 | バンプが点在 | 接合面全体 |
| 寄生成分 | バンプ由来の抵抗・容量・インダクタンス | 小さくしやすい |
| 製造条件 | 比較的許容範囲が広い | 平坦度・清浄度・位置合わせが厳しい |
| アンダーフィル | 通常必要 | 接合界面には基本的に不要 |
| 主な用途 | 2.5D、HBM、従来型3D積層 | 高密度3Dロジック、メモリー積層 |

IntelはFoveros Direct 3Dについて、従来のはんだマイクロバンプをなくし、Cu-to-Cu Hybrid Bondingを使うことで、sub-10µmの接続ピッチと高密度・低抵抗なダイ間接続を実現すると説明している。(Intel)

Hybrid Bondingの断面構造

Hybrid Bondingの接合面は、単純にむき出しの銅板を押し付けた構造ではない。

上側ダイ内部
────────────────
BEOL金属配線
────────────────
接合用誘電体
  Cu    Cu    Cu
────────────────  接合面
  Cu    Cu    Cu
接合用誘電体
────────────────
BEOL金属配線
────────────────
下側ダイ内部

主な構成要素は次のとおりである。

銅パッド

ダイ同士の信号、電源、グラウンドを接続する。

マイクロバンプのような大きな銅柱ではなく、絶縁膜の中へ埋め込まれた微細な電極として形成される。

接合用誘電体

銅パッドの周囲を覆う絶縁材料である。

代表的には、

• SiO₂
• SiCN

などが使用される。

SiCNは、接合強度と微細ピッチへの拡張性を高める材料として研究されている。imecは、SiCNを用いたCu／SiCN Hybrid Bondingで、400nm、さらに研究段階では200nmの接続ピッチを実証している。(imec)

バリア層とシード層

接合用の穴へ銅を形成する前に、

• 銅の拡散を防ぐバリア層
• 銅めっきの成長を始めるシード層

を形成する。

TSVや通常のBEOL配線と同様に、銅を周囲の絶縁膜へ直接拡散させないための材料設計が必要になる。

なぜ銅と誘電体の両方を接合するのか

銅パッドだけを点接触させた場合、接合面全体を十分な強度で固定することが難しい。

一方、誘電体面だけを接合しても、ダイ間に電気信号を流せない。

Hybrid Bondingでは、

誘電体同士
→ 面全体を機械的に固定

銅同士
→ 電気信号と電源を伝える

という役割分担を行う。

接合面の大部分は誘電体であり、その中に多数の銅電極が埋め込まれている。

この構造により、バンプだけでダイを支える方式より接合面積を広げられ、銅電極を非常に細かな間隔で配置できる。

Hybrid Bondingの製造工程

Hybrid Bondingの基本工程は、半導体のBEOL配線を形成するダマシン工程と似ている。

代表的なWafer-to-Wafer工程を単純化すると、次のようになる。

① 接合用誘電体を形成
          ↓
② 誘電体へ微細な穴を形成
          ↓
③ バリア層・シード層を形成
          ↓
④ 銅で穴を充填
          ↓
⑤ CMPで表面を平坦化
          ↓
⑥ 表面洗浄・活性化
          ↓
⑦ 2枚のウェハーを位置合わせ
          ↓
⑧ 室温で仮接合
          ↓
⑨ アニールして永久接合
          ↓
⑩ ウェハー薄化・TSV・裏面配線

imecの標準的なWafer-to-Wafer Hybrid Bondingフローでは、接合用絶縁膜へ微細な穴を形成し、バリア、シード、銅で充填した後、CMPで表面を極めて平坦にする。位置合わせ後、まず室温で接触させ、その後の加熱によって誘電体間とCu間の永久接合を形成する。(imec)

CMPが極めて重要になる

CMPはChemical Mechanical Polishing、化学機械研磨の略である。

薬液による化学反応と、研磨パッドによる機械的作用を組み合わせて、ウェハー表面を平坦化する。

Hybrid Bondingでは、上下のダイ表面がほぼ全面で接触しなければならない。

そのため、わずかな凹凸でも接合不良の原因になる。

理想的な表面

────────────
────────────

凹凸がある表面

─────╲___╱──
───────╱────

局所的な段差があると、

• 誘電体同士が接触しない
• 銅パッド同士がずれる
• 接合界面に空隙ができる
• 一部の電極だけが接続されない

といった問題が起こる。

Hybrid Bondingでは、ウェハー全体にわたってナノメートル級の表面形状を管理する必要がある。

銅のディッシングとリセス

CMPで銅と誘電体を研磨すると、柔らかさや研磨速度の違いによって、銅部分がわずかに凹むことがある。

これをCu Recess、銅リセスと呼ぶ。

誘電体      誘電体
─────      ─────
     └─Cu─┘
       ↑
数nm程度のリセス

ある程度の小さなリセスは工程上意図的に制御される。

室温で最初に接触させる際には誘電体同士を確実に接合し、その後のアニールで銅が熱膨張して、上下の銅パッド同士が接続するためである。

一方、銅部分が必要以上に深く削られる現象は、一般にディッシングと呼ばれる。

適切なリセス

───┐   ┌───
   └Cu─┘


過大なディッシング

───┐     ┌───
   └─Cu──┘
銅同士が届かない

リセスが大きすぎると、アニール後も銅同士が接触せず、オープン不良になる。

逆に銅が誘電体面より突出しすぎると、誘電体同士が全面で接触できず、局所的な応力や空隙を生じる可能性がある。

imecの2µm Die-to-Wafer実証では、Cu／SiCN接合面について、銅パッドのリセスを2.5nm未満に維持する高精度なCMPが必要とされた。(imec)

接合前の洗浄と表面活性化

Hybrid Bondingの接合面には、目に見えない微小粒子や有機物も許されない。

接合前には、

• 洗浄
• 酸化物や有機汚染の除去
• 表面活性化
• 純水洗浄
• 乾燥

などを行う。

実際の処理方法は、誘電体材料、銅表面、接合温度、製造装置によって異なる。

粒子がある場合

上側ダイ
────────────
        ● 粒子
────────────
下側ダイ

1個の粒子がスペーサーのように働き、その周辺の広い範囲が接触できなくなる。

その結果、

• ボンディングボイド
• 複数パッドの未接続
• 接合強度の低下
• 後工程での剥離

が起こる可能性がある。

マイクロバンプでは、バンプの高さやはんだの変形によって小さな段差を吸収できる場合がある。

しかしHybrid Bondingは接合面同士を直接合わせるため、表面粒子への許容度が非常に低い。

室温接合とアニール

Wafer-to-Wafer Hybrid Bondingでは、位置合わせした2枚のウェハーを室温付近で接触させる。

最初は主に、平坦化・活性化された誘電体面同士が接触する。

接触はウェハー中央付近から始まり、接合領域が外周へ広がるボンディングウェーブが進行する。

接触開始

─────●─────
─────●─────

       ↓

接合が外周へ拡大

──●●●●●●──
──●●●●●●──

その後、アニールと呼ばれる熱処理を行う。

アニールによって、

• 誘電体同士の結合が強くなる
• 銅が熱膨張する
• 上下の銅パッドが接触する
• Cu-to-Cu界面の金属結合が進む

ことで、永久的な電気接続と機械的接合が形成される。(imec)

なぜ低温化が必要なのか

Hybrid Bondingの温度を高くすれば、銅の拡散や接合を進めやすくなる。

しかし、完成済みのロジックダイやメモリーダイには、

• トランジスタ
• 微細な銅配線
• 低誘電率材料
• SRAM
• DRAM
• センサー
• 光デバイス

などが形成されている。

接合温度が高すぎると、既存回路の性能や信頼性へ影響する可能性がある。

また、異なる材料や異なるサイズのダイを積層する場合、熱膨張差によって位置がずれる。

そのためHybrid Bondingでは、十分な接合強度と低抵抗を保ちながら、接合・アニール温度を下げることが重要になる。

位置合わせ精度

接続ピッチが小さくなるほど、上下の銅パッドを正確に重ねる必要がある。

正しい位置合わせ

上：  ● ● ● ●
     │ │ │ │
下：  ● ● ● ●


位置ずれ

上：   ● ● ● ●
      ╲ ╲ ╲
下： ● ● ● ●

例えばピッチが2µmなら、数µmの位置ずれは許されない。

imecの2024年のDie-to-Wafer実証では、2µmピッチのCuパッドに対して、Die-to-Waferのオーバーレイ誤差を350nm未満に抑えている。(imec)

研究段階のWafer-to-Wafer接合では、2026年に200nmピッチと、300mmウェハー全面で40nm未満の接合後オーバーレイが報告された。ただし、これは研究用テストビークルでの実証であり、一般的な量産製品が200nmピッチへ移行済みという意味ではない。(imec)

Wafer-to-Wafer Bonding

Wafer-to-Wafer、W2Wは、2枚のウェハーを丸ごと接合する方式である。

上側ウェハー
════════════
接合面
════════════
下側ウェハー

利点

• 一度にウェハー全面を接合できる
• 高い処理能力を得やすい
• ウェハー同士を高精度に位置合わせしやすい
• 非常に細かな接続ピッチへ拡張しやすい
• ロジック・オン・ロジックやメモリー・オン・ロジックに適する

制約

• 上下のダイサイズや配置を合わせる必要がある
• 不良ダイが含まれていてもウェハー単位で接合される
• 上下両方のウェハーに高い歩留まりが必要
• 異なる形状や少数の特殊ダイを混載しにくい

上下のウェハーでダイ歩留まりが低い場合、片方の不良ダイともう片方の良品ダイが接合され、完成品として使えなくなる可能性がある。

そのためW2Wは、イメージセンサーのように上下のダイ配置が対応し、比較的高い歩留まりを確保できる用途と相性がよい。

Die-to-Wafer Bonding

Die-to-Wafer、D2Wは、個別に切り出したダイを下側ウェハーへ接合する方式である。

Chip-to-Waferと呼ばれる場合もある。

良品ダイ  良品ダイ  良品ダイ
   ↓        ↓        ↓
════════════════
      下側ウェハー

利点

• Known Good Dieだけを選んで接合できる
• 異なるサイズのダイを組み合わせられる
• 異なる製造ノードを混載できる
• ロジック、SRAM、I/O、光回路などを組み合わせやすい
• ウェハー全面のダイ配置を一致させる必要がない

imecもD2Wの利点として、良品ダイだけを積層できることと、異なるサイズのダイを接合できることを挙げている。(imec)

課題

• ダイ切断時に接合面が汚染される
• ダイ端面から粒子が発生する
• 1個ずつ高速・高精度に配置する必要がある
• ピックアップ時に接合面を傷つける可能性がある
• W2Wよりスループットを確保しにくい

imecのD2W実証では、接合面の清浄度を維持するため、機械的な切断による粒子発生を抑えるプラズマダイシングが使用された。(imec)

Known Good Dieとの関係

チップレットでは、複数のダイを一つのパッケージへ組み込む。

例えば8個のダイを積層し、そのうち1個が不良なら、完成したパッケージ全体を失う可能性がある。

良品＋良品＋良品＋不良
           ↓
高価な積層パッケージ全体が不良

D2W Hybrid Bondingでは、積層前にダイを検査し、Known Good Dieだけを選べる。

ただし、ダイ単体での検査が完全というわけではない。

• 接合用パッドが微細すぎて直接プローブしにくい
• 完成後と同じ熱・電源条件を再現しにくい
• 接合工程そのものでも新たな不良が生じる
• 接合界面は完成後に外から見えない

という問題がある。

したがって、

接合前のダイテスト
       ＋
接合界面の非破壊検査
       ＋
接合後の電気テスト
       ＋
内蔵自己診断

を組み合わせる必要がある。

Hybrid Bondingの電気的な利点

配線距離が短い

マイクロバンプでは、信号が銅ピラー、はんだ、UBMなどを通過する。

Hybrid Bondingでは、上下の銅配線を短いCu-to-Cu接合で直接接続できる。

マイクロバンプ

配線
 ↓
パッド
 ↓
UBM
 ↓
銅ピラー
 ↓
はんだ
 ↓
パッド
 ↓
配線


Hybrid Bonding

配線
 ↓
Cu
 │
Cu
 ↓
配線

寄生抵抗を小さくできる

はんだ接合部と複数の金属界面を減らせるため、接続抵抗を抑えやすい。

寄生容量・インダクタンスを抑えられる

接続高さと電流ループを短くできる。

接続数を増やせる

同じ面積へ多数の接点を配置できるため、1本当たりの通信速度を極端に高めずに総帯域を増やせる。

通信電力を下げやすい

短距離かつ低容量な接続では、小さな信号振幅で通信できる。

TSMCはSoICについて、sub-10µmからの接合ピッチ、短いDie-to-Die接続によって、帯域、電力、電源品質、信号品質、遅延を改善できるとしている。(3DFabric)

Hybrid BondingはDie-to-Die PHYを不要にするのか

必ずしも不要にはならない。

Hybrid Bondingは物理的な接合方法である。

一方、Die-to-Die PHYは、

• 信号を送信する
• 信号を受信する
• クロックを合わせる
• タイミング差を補正する
• エラーを検出する

回路である。

内部回路
   ↓
Die-to-Die PHY
   ↓
Cuパッド
   ↓
Hybrid Bonding
   ↓
Cuパッド
   ↓
相手側PHY

ただし、接続数が非常に多く、距離が極めて短い場合には、外部SerDesのような強力なドライバーや複雑なイコライザーは必要なくなる。

用途によっては、PHYというより、モノリシックSoC内部の並列配線に近い簡素な送受信回路を使用できる。

これが、Hybrid Bondingによって「別々のダイを、電気的には1枚のSoCへ近づけられる」といわれる理由である。

Hybrid BondingとTSVの違い

Hybrid BondingとTSVは、どちらも3D積層で使われるが、役割が異なる。

Hybrid Bonding
＝別々のダイの接合面をつなぐ


TSV
＝1枚のシリコン内部を貫通する

積層構造では、次のように組み合わせられる。

上側ダイの回路
      ↓
TSV
      ↓
接合用Cuパッド
      ↓
Hybrid Bonding
      ↓
下側ダイのCuパッド
      ↓
下側ダイの回路

Hybrid Bondingを使えば必ずTSVが必要になるわけではない。

上下のダイがFace-to-Faceで接合され、両方の回路面が接合界面に向いている場合、信号はTSVを通らず接合面へ到達できる。

しかし、上側ダイの裏面から外部接続や電源供給を行う場合には、上側ダイを貫通するTSVが必要になることがある。

Face-to-FaceとFace-to-Back

Face-to-Face

両方のダイの回路面を向かい合わせる。

上側ダイの裏面
──────────
上側回路面
↓↓↓↓↓↓↓↓
Hybrid Bonding
↑↑↑↑↑↑↑↑
下側回路面
──────────
下側ダイの裏面

接合用パッドと回路を近くできるため、垂直接続を短くしやすい。

ただし、上側ダイの外部接続にはTSVや裏面配線が必要になる場合がある。

Face-to-Back

上側ダイの回路面を、下側ダイの裏面側へ接合する。

上側ダイ
回路面 ↓
──────────
下側ダイ裏面
   TSV
──────────
下側回路面

積層を多段化しやすい一方、下側ダイを通るTSVが必要になる。

IntelはFoveros Direct 3Dについて、Face-to-FaceとFace-to-Backの双方を想定し、アクティブ・ベースダイへ複数のチップレットを積層できるとしている。(Intel)

TSMC SoICとの関係

SoICは、TSMCが提供する3D積層・異種統合プラットフォームである。

Hybrid Bondingは接合技術であり、SoICはその接合を含む、

• ダイ設計
• ウェハー工程
• 位置合わせ
• 接合
• 薄化
• TSV
• テスト
• 後工程

を統合した製造プラットフォームである。

Hybrid Bonding
＝接合面の技術

SoIC
＝3D積層を製造する仕組み全体

TSMC SoICは、Chip-on-WaferとWafer-on-Waferの双方へ対応し、異なる機能、サイズ、製造ノードのチップレットをSoCのように再統合する。さらに、SoICで積層したダイをCoWoSやInFOへ搭載する「3Dx3D」構成も可能である。(3DFabric)

Intel Foveros Directとの関係

Foveros Direct 3Dは、IntelのCu-to-Cu Hybrid Bondingを使用する3D積層プラットフォームである。

上側Compute／Memory Die
          │
   Foveros Direct
   Hybrid Bonding
          │
Active Base Die
          │
パッケージ基板

Intelは、Foveros Direct 3Dの特徴として、

• Cu-to-Cu Hybrid Bonding
• sub-10µm接続ピッチ
• 高帯域
• 低消費電力
• 低抵抗
• アクティブ・ベースダイ
• EMIBとの組み合わせ

を挙げている。(Intel)

Foveros Directで積層した3Dスタック同士を、EMIBで横方向に接続する構成は、IntelによってEMIB 3.5Dと呼ばれている。

AMD 3D V-Cacheとの関係

AMD 3D V-Cacheは、追加のSRAMキャッシュダイをCPUダイへ積層する製品技術である。

SRAMキャッシュダイ
         │
Cu-to-Cu直接接合
         │
CPU CCD・L3キャッシュ

AMDは3D V-Cacheについて、

• 64MBのL3キャッシュダイ
• Direct Copper-to-Copper Bond
• TSV
• マイクロバンプ方式より高い接続密度

を構成要素として説明している。AMDの技術資料では、この方式を「銅同士を直接接合するバンプレスのChip-on-Wafer Hybrid Bonding」と明記している。(AMD)

ここでも、

• Hybrid Bonding：CPUダイとキャッシュダイの接合面
• TSV：ダイ内部を通る垂直配線
• SRAM：実際に積層される記憶回路
• 3D V-Cache：完成した製品アーキテクチャ

という違いがある。

Logic Foldingとの関係

Logic Foldingは、横方向へ広がっていたロジック回路を、上下の複数層へ分割する考え方である。

従来の2D配置

ALU ─ Register ─ Scheduler ─ Cache


Logic Folding

上層：ALU・演算器
        │
下層：Register・Scheduler・Cache

ロジック内部では、多数の信号を毎クロック交換する。

接続ピッチが数十µmのマイクロバンプでは、ダイ内部配線に近い数の接続を用意することが難しい。

Hybrid Bondingによって接続ピッチを数µm、さらにsub-µmへ縮小できれば、

• Memory-on-Logic
• Logic-on-Logic
• SRAM-on-Compute
• 回路ブロック単位の分割
• 将来的な標準セル単位の階層化

が現実的になる。

imecは、Hybrid Bondingのピッチ縮小によって、将来的には回路ブロックや標準セルに近い階層でSoCを上下に分割する方向を示している。(imec)

ただし、接続技術が成立しても、Logic Foldingが自動的に実現するわけではない。

• 3D配置配線
• クロック分配
• 電源供給
• 熱設計
• 層間タイミング
• EDAツール
• テスト
• 故障解析

を同時に解決する必要がある。

熱特性は必ず改善するのか

Hybrid Bondingはマイクロバンプとアンダーフィルによる隙間を減らし、ダイ間に連続した材料経路を作れる。

そのため、接合界面そのものの熱抵抗を下げられる可能性がある。IntelもFoveros Directの利点として、ダイ間に連続した熱経路を形成できることを挙げている。

しかし、3D積層システム全体の冷却が必ず容易になるわけではない。

ヒートスプレッダ
       ↑
上側ロジック  高発熱
────────────
下側ロジック  高発熱
────────────
パッケージ

高発熱ロジックを上下へ積むと、下側ダイや積層内部から熱を逃がしにくくなる。

Hybrid Bondingは接合界面の熱経路を改善できるが、

• どのダイを上に置くか
• 発熱源をどこへ配置するか
• 冷却面へどのダイを近づけるか
• 電源配線をどう通すか

というシステム設計の方が重要になる。

AMDの第2世代3D V-CacheでキャッシュをCPUコアの下へ配置した構造は、発熱の大きいCPUコアを冷却面へ近づける設計例である。(AMD)

Hybrid Bondingの主な課題

1．表面平坦度

ナノメートル級の凹凸が、接合ボイドや未接続を引き起こす。

2．清浄度

微小粒子や有機汚染が、周辺の多数の接点を接合不能にする。

3．銅の酸化

銅表面の酸化膜は、低抵抗なCu-to-Cu接合を妨げる。

4．位置合わせ

接続ピッチの縮小に合わせ、オーバーレイ精度も厳しくなる。

5．ウェハーとダイの反り

表面が平坦でも、ウェハー全体や個別ダイが反っていると均一に接触しない。

6．Known Good Die

D2Wでは良品選別が可能だが、微細な接合パッドを持つダイを積層前に完全検査することは難しい。

7．接合後の検査

接合面はダイ内部に隠れ、目視できない。

8．修理性

一度直接接合したダイを、損傷なく剥がして交換することは非常に難しい。

9．装置コスト

CMP、洗浄、活性化、高精度ボンダー、ウェハー薄化、検査装置などが必要になる。

Hybrid Bondingの不良

ボンディングボイド

接合面に空隙が残る。

正常

────────
────────


ボイド

────  ────
    ○
────  ────

Cu未接続

銅リセスが深すぎる、または位置がずれ、上下の電極が接触しない。

誘電体剥離

誘電体表面の接合強度が不足し、温度サイクルや後工程で剥離する。

Cuパッド位置ずれ

一部だけ重なる状態になり、抵抗増加、電流集中、長期信頼性低下につながる。

クラック

研磨、接合、ウェハー薄化、熱応力によって、誘電体や銅界面へ亀裂が入る。

Hybrid Bondingはマイクロバンプを完全に置き換えるのか

すべての接続がHybrid Bondingになるわけではない。

Hybrid Bondingが有力なのは、

• 極めて高い接続密度が必要
• ダイ間距離を最小化したい
• 低遅延・低電力が重要
• ロジックとSRAMを密接に接続したい
• 3D Logic／Memory積層を行いたい

用途である。

一方、マイクロバンプは、

• 大型チップレットとインターポーザーの接続
• HBMとインターポーザーの接続
• コスト重視の3D積層
• 異なるダイサイズの比較的粗い接続
• 接合面の高さが必要な構造

で引き続き重要になる。

Hybrid Bonding
→ 超高密度・極短距離・3D積層

マイクロバンプ
→ 成熟量産・2.5D・比較的低コスト

C4
→ インターポーザー／ダイと基板

BGA
→ パッケージとマザーボード

先端パッケージでは、1つの製品内で複数の接続技術を使い分ける。

2026年時点の接続ピッチの位置づけ

接続ピッチは製品や工程によって異なるため、単一の値で分類することはできない。

大まかな技術領域は次のように整理できる。

BGA
数百µm級

C4
100µm前後～数百µm級

マイクロバンプ
数十µm級
研究・先端開発では10µm以下へ

量産Hybrid Bonding
sub-10µm級から

研究段階D2W
2µm級

研究段階W2W
400nm～200nm級

TSMC SoICとIntel Foveros Directはsub-10µm級の接続を掲げている。imecはD2Wで2µm、W2Wで400nm、2026年には研究用テストビークルで200nmピッチを実証している。これらの研究値と、量産製品の仕様は分けて考える必要がある。(imec)

Hybrid Bondingの本質

Hybrid Bondingは、単に「はんだを銅へ置き換える技術」ではない。

マイクロバンプ

別々のダイを
小さな端子で接続する


Hybrid Bonding

別々のダイの表面を
一体の接合界面へ変える

接合面をほぼ平面化し、その面全体へ微細な電極を配置することで、ダイ間配線をモノリシックSoC内部の配線へ近づける。

これにより、

• キャッシュを演算器の真上・真下へ置く
• メモリーとロジックを細かな単位で分割する
• ロジック回路自体を上下層へ分ける
• 異なる製造ノードを3Dで再統合する
• パッケージ内通信の電力を減らす

といった設計が可能になる。

ただし、その性能を得る代わりに、製造工程には半導体前工程に近い精度が要求される。

Hybrid Bondingは、パッケージングを「部品の組み立て」から、「シリコン配線の延長」へ近づける技術である。

今回の要点

• Hybrid Bondingは、Cu-to-Cuと誘電体-to-誘電体を同時に接合する技術である。
• マイクロバンプのような銅ピラー、はんだ、接合部の大きな隙間を必要としない。
• 配線距離、接続抵抗、寄生容量・インダクタンスを小さくし、接続密度を高めやすい。
• 接合面にはSiO₂やSiCNなどの誘電体と、微細な銅パッドが形成される。
• CMPによって接合面を極めて平坦にし、銅パッドには数nm級の制御されたリセスを形成する。
• 接合前の粒子、汚染、銅酸化、ウェハー反り、位置ずれが歩留まりを大きく左右する。
• Wafer-to-Waferは高密度・高スループットに向くが、上下のダイ配置と歩留まりを合わせる必要がある。
• Die-to-WaferはKnown Good Dieや異なるサイズのダイを使えるが、切断面の清浄度と高速・高精度な配置が課題になる。
• Hybrid Bondingは接合技術であり、TSV、Die-to-Die PHY、UCIeとは異なる。
• SoICとFoveros DirectはHybrid Bondingを含む3D積層プラットフォームである。
• AMD 3D V-Cacheは、Cu-to-Cu Hybrid Bondingを実製品へ適用した代表例である。
• 将来的なLogic Folding、Memory-on-Logic、Logic-on-Logicを実現する中核技術になる。

次回は、Hybrid Bondingと組み合わせて使われる、シリコン内部の垂直配線であるTSVを解説する。

TSVの銅導体、絶縁ライナー、バリア層、シード層、Deep RIE、銅めっき、CMP、Via-first・Via-middle・Via-last、Keep-Out Zone、熱応力、HBMでの利用まで詳しく見ていく。