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TOPIC / 語句と文脈

SRAM

SRAMと明示されたメモリ。cacheという語だけからSRAMと推定しない。

照合する語句: SRAM

元資料の日付順・現在保存している本文版の語句一致です。作者の全活動や、当時の本文そのものを再現する表示ではありません。日付不明の記事は別に表示します。

42記事。元資料の日付順。

最古の言及候補は、選択した文章層と日付根拠の範囲に限定されます。

2025-10-13 00:06:19

半導体量子コンピュータの原理と特徴

3か所 / 語句の出現 3回

”コンソーシアムは、**GF 22FDX PDK**を用いた**4K/77Kトランジスタモデル**と標準セル／SRAM再特性化を完了し、Cryo制御ASICのテストチップを**GF 22FDX**でテープアウトしています（Agile AnalogやSemiWise、Siemens/Cadenceと連携）｡これにより「
前提を整えます。 - **クライオCMOS IPプロバイダー** **sureCore**（標準セル／SRAM/ROM/レジスタファイル：4K/77K対応“CryoIP”）＋**SemiWise**（デバイスモデル）。**Agile Analog**等が**アナログIP**を補完。**GF 22FDX**での
は**Analog FastSPICE / Solido**等を核に、**極低温トランジスタモデル→標準セル／SRAM再特性→システム検証**までを**エコシステム連携**で推進。**sureCore**は\*\*“CryoIP”**（4K/77K対応の標準セル／メモリIP）を**GF 22FDX PDK**でテープ

2026-04-07 20:24:17

Rubin / Rubin Ultra / Blackwell / Groq の技術比較と、AI手法の進化が要求する次世代アクセラレータ設計考察

8か所 / 語句の出現 14回

m化は万能ではなく、同一消費電力枠での（a）HBMあたりの有効帯域、（b）NVLinkあたりの有効帯域、（c）SRAM/キャッシュ面積の確保、のどれが最もトークン/秒/ワットに効くかを世代ごとに見極める必要があります（RubinはHBM4＋NVLink6側に大きく振っている）。
）は「GPUが苦手になりやすいデコードの逐次性・小バッチ・テイルレイテンシ」に焦点を当て、**大容量オンチップSRAMを主記憶として使うSRAM-first設計**と**コンパイラ主導の静的スケジューリング（決定論的実行）でジッタを抑えます。さらにの公式情報として、Vera Rubinと組み合わせる「NVIDIA G
s per user」を前面に出し、Rubinとの組み合わせで推論パレート境界を押し広げる戦略です。 一方で、SRAM容量の小ささは根本制約なので、巨大モデルは多数LPUへ分割し、スケールアップ通信設計が価値の大部分になります。

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2026-05-07 22:10:59

GPU一強の次に来るもの──AIエージェント時代にCPU需要が高まる理由

3か所 / 語句の出現 3回

q系のLPUはよく、**決定論的実行**、**静的スケジューリング**、**コンパイラ制御**、**オンチップSRAM重視**という文脈で語られます。
Uについて、静的スケジューリングと決定論的実行により予測可能な性能を出す設計だと説明しています。またオンチップSRAMを主要な重み保存先として使い、レイテンシを抑えるとしています。([Groq](https://groq.com/lpu-architecture?utm_source=chatgpt.com))
LPUの設計思想はGPUやTPUとかなり違います。 GroqはLPUについて、数百MB級のオンチップSRAMを「キャッシュ」ではなく主要な重み保存先として使い、低レイテンシで演算器にデータを供給すると説明しています。また、専用コンパイラによる静的スケジューリングと決定論的実行を重視しています。([Groq]

2026-05-08 09:09:09

GPUクラウド成熟で何が起きるのか

4か所 / 語句の出現 4回

GroqはLPUについて、オンチップSRAMを使い、コンパイラで静的スケジューリングし、決定論的に実行する構成だと説明しています。([Groq](https://groq.com/lpu-architecture?utm_source=chat
GroqはLPUについて、コンパイラとソフトウェア定義のアーキテクチャ、単一コア設計、オンチップSRAM、連続的なトークンベース実行により、予測可能な性能を出す設計だと説明しています。([Groq](https://groq.com/lpu-architecture?utm_source=chatgpt
GroqはLPUについて、コンパイラとソフトウェア定義のアーキテクチャ、単一コア設計、オンチップSRAM、連続的なトークンベース実行により、予測可能な性能を出す設計だと説明しています。([Groq](https://groq.com/lpu-architecture?utm_source=chatgpt

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2026-05-23 08:23:34

半導体製造を「層」で見る

9か所 / 語句の出現 12回

AIチップでSRAMが重要なのは、演算器に近い場所でデータを一時保持できるからである。Tensor Coreや行列演算器にデータを供給するには、外部メモリだけでは遅すぎる。したがってAIチップ内部では、SRAMキャッシュ
PEは、光I/Oをボード端からパッケージ近傍へ移し、AIクラスタの接続限界を突破しようとする技術である。 SRAMは、依然としてチップ内最速の記憶層として、演算器のすぐ横で働く。 PICは光の配線を作り、EICはそれを電気信号とつなぎ、COUPEはそれらを先端パッケージとして統合する。
SRAMは、データを「電荷」として保持するDRAMとは違い、フリップフロップ的な回路状態で保持する。そのため高速だが、1ビットあたりのトランジスタ数が多く、面積効率が悪い。

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2026-05-27 20:02:55

Logic Foldingとは何か

23か所 / 語句の出現 25回

、AMDの3D V-CacheはTSMC SoIC-XのCu-to-Cu Hybrid Bondingを使ってSRAMをCPUコアダイ上に積む量産例として紹介されている。([darpa.mil](https://www.darpa.mil/sites/default/files/attachment/2025-12/
ここでのHybrid Bondingの役割は、**SRAMをCPUに極めて近い距離で接続すること**である。これは「メモリをロジックに近づける」技術の代表例と言える。
であり、Intel Foveros Directはタイル統合の高密度基盤であり、AMD 3D V-CacheはSRAMをCPUに近づける実用例であり、YMTC XtackingはNANDアレイと周辺CMOSを分離・接合するメモリ特化アーキテクチャである。

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2026-06-13

TPU 8iとTPU 8tの違い: GoogleがAIチップを学習と推論に分けた理由

3か所 / 語句の出現 4回

よりFP4ピーク性能は低い。しかし、HBM容量は216GBから288GBへ増え、HBM帯域も大きく、オンチップSRAMは128MBから384MBへ3倍になっている。
torus | | HBM容量 | 216GB | | HBM帯域 | 6,528GB/s | | オンチップSRAM | 128MB | | FP4ピーク性能 | 12.6PFLOPS | | 大規模構成 | 最大9,600チップ/Superpod | | 専用要素 | SparseCore、学習向け大規模接続 |
rdfly | | HBM容量 | 288GB | | HBM帯域 | 8,601GB/s | | オンチップSRAM | 384MB | | FP4ピーク性能 | 10.1PFLOPS | | 大規模構成 | 最大1,024 active chips/Pod | | 専用要素 | CAE、Boardfly、大容量S

2026-07-04

HBMは本当に最も高価なメモリーなのか

73か所 / 語句の出現 96回

そのためIntelのモデルは、Intel FoundryがASIC、SRAM、EMIB、Foveros、テスト、パッケージを担い、HBMはSK hynix、Samsung、Micronなど外部企業と組み合わせる**オープン統合型**である。Samsungのような完全垂直統合で
SamsungがロジックとHBMの両方を供給すれば、SRAM容量とHBM帯域の配分、HBMコントローラー、ベースダイ、信号電圧、電力管理、パッケージ配線、熱設計を同じロードマップで調整しやすくなる。
1GB当たりの概算を、SRAMは150から300ドル、HBMは10から15ドルと置くと、次のようになる。

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2026-07-04 02:28:11

NAND・DRAM・HBMの違いから始める、AI時代のメモリー入門

55か所 / 語句の出現 61回

- CPUにも演算器、レジスタ、SRAM、DRAMがある - GPUにも演算器、レジスタ、SRAM、DRAMがある - ASICにも演算器、レジスタ、SRAMがあり、用途に応じてHBMやDDRを接続する - HBMはGPU専用の別種メモリー
ただしSRAMは面積が大きいため、一つのチップへ保存できるモデル容量には限界がある。大規模モデルは複数チップへ分割し、高速ネットワークで接続する必要がある。
SRAMは、CPU、GPU、AI ASICの内部に組み込まれる非常に高速なメモリーである。

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2026-07-04T02:28:11.000+09:00

NAND・DRAM・HBMの違いから始める、AI時代のメモリー入門

23か所 / 語句の出現 30回

## 5. なぜSRAMを積層するのか
C、スマートフォン、サーバーの主記憶として使われるメモリーである。電源を切るとデータが消える揮発性メモリーで、SRAMより遅い一方、はるかに高密度で安価に作れる。
## メモリーサイクル、供給制約、SRAM・SSD・HDDまでを一つの階層として読む

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2026-07-15 21:42:22

Cerebrasに勝ち目はないのか

17か所 / 語句の出現 18回

- 巨大モデルの重みを近接メモリーへ常駐 - ホットな重みや活性値を分散SRAMへ配置 - Prefill側からKVキャッシュを光で転送 - 複数WSEを光ファブリックで接続 - Weight Streamingを低速な外部DDRではなく近接HBMから実行 - 長文脈やMoEでも
sは1枚のシリコンウェハーを巨大な演算器として利用する。WSE-3には90万個のAIコア、44GBのオンチップSRAM、21PB/sのメモリー帯域、214Pb/sの内部接続帯域が実装されている。演算器、メモリー、通信網を同じ巨大シリコン上へ配置することで、GPU間通信を減らし、極めて低い遅延を実現する設計である。([
キャッシュを外部MemoryXから毎回送り直すのではなく、近接メモリーへ常駐させ、必要な部分だけをWSEの分散SRAMへ供給できる。

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2026-07-15 23:53:46

第6回　Hybrid Bondingとは何か――はんだを使わず銅と絶縁膜を直接つなぐ

6か所 / 語句の出現 6回

AMD 3D V-Cacheは、追加のSRAMキャッシュダイをCPUダイへ積層する製品技術である。
- 極めて高い接続密度が必要 - ダイ間距離を最小化したい - 低遅延・低電力が重要 - ロジックとSRAMを密接に接続したい - 3D Logic／Memory積層を行いたい
- Hybrid Bonding：CPUダイとキャッシュダイの接合面 - TSV：ダイ内部を通る垂直配線 - SRAM：実際に積層される記憶回路 - 3D V-Cache：完成した製品アーキテクチャ

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2026-07-16T02:28:52.000+09:00

XBMとは何か――HBMを「メモリ・チップレット」へ作り替えるIntelの構想

4か所 / 語句の出現 4回

上層：SRAM／Memory │ 中層：Compute │ 下層：I/O／Control／Power
演算器の直上 ＝SRAM
検査時間を追う。 - シリコンインターポーザーを必ず全面廃止する構想とは限らない。 - HBM、XBM、3D SRAM、CXL、DDR、NANDは用途別に共存し得る。

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2026-07-18 23:22:25

第10回　3D V-Cache、Foveros Direct、SoIC、CoWoS―3D積層技術は何が違うのか

10か所 / 語句の出現 10回

追加SRAMをCPUダイの横へ置く場合、CPUとキャッシュの間に長い配線とDie-to-Die PHYが必要になる。
CPU CCDに加えてSRAMダイ、TSV、Hybrid Bonding、薄化、検査が必要になる。
- **3D V-Cache**は、CPUへ追加SRAMキャッシュを積層するAMDの製品アーキテクチャである。 - 3D V-Cacheでは、Cu-to-Cu Hybrid BondingとTSVが組み合わされる。 - 第2世代3D V-Cacheではキャ

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2026-07-19 01:52:49

第11回　Logic Foldingと未来のAIチップ――平面に広がった回路を上下へ折りたたむ

14か所 / 語句の出現 15回

3D V-Cacheでは、CPUの近くへ大容量SRAMを置くためにキャッシュダイを積層する。Foveros DirectとSoICでは、異なるアクティブダイをHybrid Bondingで接合する。CoWoSでは、ロジックダイとHBMを巨大な2.5Dパッ
- HBMのDRAM積層 - イメージセンサーの積層 - SRAM／Cache-on-Logic - マイクロバンプ型3D積層 - Hybrid Bonding型の一部3D製品 - SoIC、Foveros系プラットフォーム - CoWoSなどの2.5D＋3D統合
## SRAM-on-Compute

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2026-08-23 20:19:37

SRAMは次のAIメモリ不足を作るのか

241か所 / 語句の出現 246回

としてSRAMが増える。
**Custom SRAM IPの価値上昇**
今回はGroq、Cerebras、Rebellionsを技術から事業まで分解しながら、SRAMとはそもそも何なのか、DRAM/HBM不足の中でなぜ重要になってきたのか、3D DRAMはその先をどう変えるのか、そして2030年代のAIDCがどこへ向かうのかまで考えてみる。

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2026-08-27 12:40:40

NVIDIA決算が示した「次のAI半導体ボトルネック」

35か所 / 語句の出現 37回

NVHBMでPHY/MC面積を回収できるため、最初の256～384MB程度の追加SRAMは同じDie Envelopeへ収められる可能性があります。
NVHBM＋SRAMでHBM Trafficを減らせる量には限界があります。
Googleは384MB SRAMを使い、Long-context decodingでKV CacheをOn Siliconへより多く保持しCore Idleを減らすと明記しています。([Google Cloud](https://c

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2026-09-11T20:34:18.000+09:00

AIが半導体設計の堀を壊すとき、誰が残るのか――Frontier Model × Custom Silicon × FoundryのLearning Loop

5か所 / 語句の出現 7回

MRVLのCustom HBM、Custom SRAMは2027～29年に重要性を増す。
om Products、$120B相当のwarrant vesting ceiling、Custom HBM/SRAM (SEC)
さらに2nm Custom SRAMでは、通常SRAM比でXPU全体のdie areaを最大15%解放し、standby powerを最大66%削減するとしている。(Marvell Technology, Inc.)

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