HBMはなぜ「メモリなのに2nmロジック」を必要とするのか――Base Dieが動かすFoundry境界

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Samsung NRD-K 2から読むHBM5時代の新ボトルネック

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先日Xを眺めていると、少し気になる韓国発の記事が流れてきた。

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Samsung Electronicsが、韓国・器興（Giheung）で建設中のNRD-K 2ラインについて、当初の研究開発（R&D）中心の施設という位置付けから変更し、Foundryの生産能力として利用する方向で検討しているという。

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2026年8月14日付のZDNet Koreaによる報道だ。

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しかも主なターゲットとして名前が挙がっているのが、NVIDIAなど向けの次世代HBMに使われる、

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「2nm Logic Base Die」

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である。

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ZDNet Koreaによれば、SamsungはNRD-K 2をFoundry用の「Send-Fab」として活用し、他の量産ラインからウェーハを受け取って一部の先端工程を処理する構想を検討している。主力候補は次世代HBM用2nm Base Dieで、2028年下期の開所を目標としているという。ただし設備の正式な購入注文（PO）はまだ先であり、用途や投資規模が変更される可能性も残っている。(ZDNet Korea)

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一見すると少し不思議な話だ。

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HBMはHigh Bandwidth Memory、つまり「メモリ」である。

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それなのに、なぜSamsungはHBMを増産するために2nm Foundryの生産能力を増やそうとしているのか。

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Samsung、SK hynix、Micronはいずれも世界最先端のDRAMメーカーであり、EUV露光装置まで導入してDRAMを微細化している。それでもHBM4以降になると、TSMCやSamsung Foundryのような先端Logic Fabが必要になる。

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ここには、HBMそのものが、

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「積層DRAM」から「DRAM＋先端ロジック＋先端パッケージング」へ変質している

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という大きな構造変化がある。

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この記事では、HBM Logic Base Dieとは何なのか、なぜメモリなのにロジックが必要なのか、NRD-K 2とは何なのか、Samsung・SK hynix・Micronではどのように製造しているのか、そしてBase Dieが本当に3nm・2nm Fabを逼迫させるほどの需要になるのかまで、数値を置いて分解してみる。

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1．そもそもHBMは「DRAMを積んだだけ」ではない

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HBMを断面方向から非常に単純化すると、次のような構造になっている。

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DRAM Core Die
      DRAM Core Die
      DRAM Core Die
      DRAM Core Die
          …
      DRAM Core Die
────────────────────
      Logic Base Die
────────────────────
        Bumps
────────────────────
 Silicon Interposer
────────────────────
       GPU / XPU

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上に積み重なっているのが、実際にデータを保持するDRAM Core Die。

そして一番下に存在するのが、

Logic Base Die

である。

SK hynixはBase Dieを、HBMスタックの最下部に位置し、複数のDRAMダイと外部Logic Chipの間でデータ入出力や制御を担当する半導体ダイと説明している。HBM4では特に、このBase Dieの性能と製造プロセスが帯域幅、消費電力、顧客システム最適化を左右する要素になっている。(SK hynix Newsroom)

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つまりBase Dieは、単なる「DRAMを載せる台」ではない。

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内部には、

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PHY、I/O回路、Clock Distribution、Command/Address処理、電力制御、テスト・修復回路、TSVとの接続回路などが存在する。

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今後Custom HBMが進めば、この場所へさらに顧客固有ロジックを組み込める。

極端に表現すると、

HBMの底に小さなSoCを貼り付ける

方向へ進んでいるのである。

2．HBM4で何が変わったのか――I/Oが1,024本から2,048本へ

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Logic Base Dieの重要性が急上昇した大きな理由がHBM4だ。

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SamsungのHBM3Eは1,024-bitインターフェースだったが、HBM4では2,048 I/Oへ倍増した。

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Samsung HBM4は最大13Gbps/pin、最大約3.3TB/s/stackの帯域幅を実現する。(Samsung Semiconductor Global)

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単純計算すると、

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\begin{array}{c}2{,}048 \times \text{13 Gbps}\cr\text{26.624 Tbps}\end{array}

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なので、

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\begin{array}{c}26.624 \div 8\cr\text{3.328 TB/s}\end{array}

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となる。

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わずか1個のHBMスタックから毎秒3TBを超えるデータを出し入れする。

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当然、そのすべての信号は最終的にBase Dieを通り、GPUやAI ASIC側へ接続される。

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ここで必要になるのは単なるDRAMセルではない。

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2,048本もの高速I/Oを動作させながらClock skewやJitterを抑え、電力を供給し、信号品質を保ち、発熱を制御しなければならない。

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実際SamsungはHBM4Eで、Base Die内のDie-to-Die PHYを主要な発熱源の一つとして挙げ、熱を逃がす「HPB（Heat Path Block）」まで検証している。(Samsung Semiconductor Global)

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HBMの性能向上は、もはやDRAMセルだけでは達成できないのである。

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3．「EUVを持っているならメモリFabで作ればよい」のではない

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ここで疑問が出てくる。

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Samsung、SK hynix、Micronはいずれも先端DRAMを製造しており、EUVも利用している。

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ならばBase DieもMemory Fabで作ればよいのではないか。

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答えは、

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\boxed{\text{EUVを持っていること}\neq\text{先端Logic Fabを持っていること}}

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である。

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DRAM FabとLogic Foundryでは、微細化の目的そのものが違う。

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DRAMは基本的に1 transistor＋1 capacitor、いわゆる「1T1C」のメモリセルを大量に敷き詰める。

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そのため最重要KPIは、

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\text{Cost/bit}

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であり、

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セル密度、リーク電流、データ保持時間、キャパシタ形成、bits/waferなどを最適化する。

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対してLogic Fabが追うのは、

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\text{Performance}+\text{Power}+\text{Area}

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いわゆるPPAである。

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高速トランジスタ、FinFET/GAA、HKMG、多層低抵抗配線、low-k材料、Standard Cell、SRAM、PHY IP、EDA、PDKなど、まったく別の製造・設計エコシステムが必要になる。

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EUVはその製造工程の一部にすぎない。

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同じEUV露光装置を使っていても、その前後にある成膜、エッチング、イオン注入、エピタキシー、CMP、金属配線、トランジスタ形成のレシピが異なる。

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だから世界最高水準のDRAM Fabを持つSK hynixでさえ、HBM4からはTSMCを利用する。

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SK hynixはHBM3EまではBase Dieを自社技術で製造していたが、HBM4からはTSMCのadvanced logic processを採用すると公式に説明している。(SK hynix Newsroom)

この事実が最も分かりやすい。

問題は露光能力ではなく、

Logic Process能力

なのである。

4．Samsungが特殊なのはMemoryとFoundryを両方持っていること

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Samsungの場合は少し事情が違う。

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Samsung Electronicsには、

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\begin{array}{|l|l|}\text{機能}&\text{主な役割}\cr\hline\text{Samsung Memory}&\text{DRAM Core Die}\cr\hline\text{Samsung Foundry}&\text{Logic Base Die}\cr\hline\text{Advanced Packaging}&\text{HBM積層・システム統合}\cr\hline\end{array}

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が存在する。

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そのためHBM4では、

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1c DRAM＋Samsung Foundry 4nm Logic Base Die

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という垂直統合が可能になった。

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Samsung HBM4Eも同じく1c DRAMと4nm Foundry Logic Base Dieを使用し、12Hiで48GB、14Gbpsを安定動作させ、16Gbpsまでの拡張を想定している。8Hi 32GB、16Hi 64GBも製品ラインとして計画されている。(Samsung Semiconductor Global)

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ここで非常に重要なのは、

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Samsung Memory Fabが4nm Logicを作っているわけではない

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ということだ。

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同じSamsung Electronicsでも、

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\text{Memory Fab}\neq\text{Foundry Fab}

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である。

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5．しかも既にBase Die需要はSamsung Foundryの業績に効き始めている

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これはまだ「2028年の未来の話」だけではない。

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Samsungは2026年Q2決算で、Foundry事業の業績改善要因としてHBM Base Die需要を明確に挙げている。

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さらに2026年後半には、第2世代2nm mobile製品を立ち上げる一方、4nmのLPUおよびBase Die製品の販売を拡大する計画だ。(Samsung Global Newsroom)

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つまり、

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HBMがSamsung Memoryの売上を増やすだけでなく、Samsung Foundryの稼働率まで押し上げ始めている

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のである。

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これはHBM市場を見る際にはかなり重要な変化だと思う。

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6．NRD-K 2とは何なのか

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そこで今回のNRD-K 2へ戻ろう。

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NRD-KはSamsungが器興キャンパスに建設している次世代半導体R&D拠点である。

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Samsung公式によれば、敷地面積は約109,000㎡で、2030年までに約20兆ウォンを投資する計画だ。

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Memory、System LSI、Foundryの研究と製品レベル検証を一つの拠点で行うことを目的としている。(Samsung Global Newsroom)

もともとは、

次世代半導体のR&D拠点

という性格が強かった。

ところがZDNet Koreaによると、現在建設準備が進む第2ライン、つまりNRD-K 2についてSamsungは用途を変更し、Foundry用Send-Fabとして利用する方向で検討している。(ZDNet Korea)

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Send-Fabとは、一枚のウェーハを最初から最後まで処理する完全なFabではなく、

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既存量産Fab
    ↓
途中まで処理したWafer
    ↓
NRD-K 2
    ↓
特定の先端工程
    ↓
次工程へ

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という補助Fabである。

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ZDNetによればNRD-K 2は比較的小型なので、この方式によって先端Foundry能力を補完する構想だという。

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そしてターゲットとして報じられているのが、

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NVIDIAなど向けHBMの2nm Logic Base Die

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である。(ZDNet Korea)

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7．なぜ2028年から2nmが必要になるのか

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現在のSamsung HBM4とHBM4Eは4nm Base Dieである。(Samsung Semiconductor Global)

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一方、ZDNet KoreaはSamsungが将来のCustom HBMやHBM5へ2nmを適用する計画を進めていると報じている。NRD-K 2も2028年下期の開所を目標としている。(ZDNet Korea)

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つまり時間軸としては、

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\begin{array}{|l|l|l|}\text{世代}&\text{Samsung Base Die}&\text{大まかな時期}\cr\hline\text{HBM3E}&\text{Memory系Base Die}&\text{～Blackwell}\cr\hline\text{HBM4}&\text{4nm Foundry}&\text{Rubin}\cr\hline\text{HBM4E}&\text{4nm Foundry}&\text{Rubin Ultra前後}\cr\hline\text{Custom HBM / HBM5}&\text{2nm方向}&\text{2028年以降}\cr\hline\end{array}

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と見るのが自然だ。

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NRD-K 2はRubin Ultra初期だけを狙った施設というより、

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HBM5・Custom HBM・Rubin Ultra後期～さらにその先

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を見据えた能力投資と読む方がよい。

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8．SK hynixはTSMCとの連合になる

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HBM最大手のSK hynixでは構造が異なる。

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2026年Q1時点のHBM市場シェアはSK hynixが約58%、SamsungとMicronがそれぞれ約21%だった。(Reuters)

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SK hynixはHBM3Eまでは独自技術でBase Dieを製造してきた。

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ところがHBM4からはTSMC Advanced Logic Processを使用する。

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さらにBase Dieだけでなく、TSMCのCoWoSとSK hynix HBMの統合まで共同最適化している。(SK hynix Newsroom)

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したがってHBM4以降のSK hynixは概念的には、

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SK hynix
  └ DRAM Core Die
       ↓

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TSMC
  └ Logic Base Die
       ↓

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SK hynix Packaging
       ↓

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TSMC CoWoS
       ↓

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NVIDIA / AMD / ASIC

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という巨大な台湾・韓国共同サプライチェーンになる。

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SK hynix自身も2026年には「MemoryとLogicの統合」を強く打ち出し、Custom HBMを今後の重要な方向としている。(SK hynix Newsroom)

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9．Micronはちょうど中間にいる

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Micronはさらに興味深い。

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現在のHBM4についてMicronは、

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in-house advanced CMOS Base Die

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を採用している。

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Micron自身が、HBM4の差別化要因としてDRAM設計だけでなく、自社Advanced CMOS Base DieとAdvanced Packagingを挙げている。(Micron Technology)

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しかしHBM4Eでは方針が変わる。

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Micronは、

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standard HBM4Eとcustom HBM4EのBase Logic DieをTSMCで製造する

#

と公式に説明している。(Micron Technology)

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したがって3社を整理すると、

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\begin{array}{|l|l|l|}\text{メーカー}&\text{現在～HBM4}&\text{HBM4E以降}\cr\hline\text{Samsung}&\text{Samsung Foundry 4nm}&\text{自社4nm→将来2nm}\cr\hline\text{SK hynix}&\text{TSMC Advanced Logic}&\text{TSMC依存がさらに重要}\cr\hline\text{Micron}&\text{自社Advanced CMOS}&\text{TSMC利用へ拡大}\cr\hline\end{array}

#

となる。

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HBMの競争はもはや、

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Samsung vs SK hynix vs Micron

#

だけではない。

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実質的には、

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\text{Samsung Memory}+\text{Samsung Foundry}+\text{Packaging}

#

対

#

\text{SK hynix}+\text{TSMC}+\text{Packaging}

#

対

#

\text{Micron}+\text{TSMC}+\text{Packaging}

#

という競争になりつつある。

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10．ではLogic Base DieはFabをどれくらい消費するのか

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ここから数値で考えてみる。

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Base Dieの正確な面積は公開されていないため、以下は供給能力を見るための試算である。

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Base Die面積を120mm²と仮定する。

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300mmウェーハから取得できるGross Dieを一般的な近似式で計算すると約528個になる。

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ここから歩留まりを入れる。

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\begin{array}{|l|c|c|c|}\text{Base Die面積}&\text{Gross dies/wafer}&\text{Yield 80％}&\text{Yield 70％}\cr\hline\text{100mm²}&\text{約640}&\text{約512}&\text{約448}\cr\hline\text{120mm²}&\text{約528}&\text{約423}&\text{約370}\cr\hline\text{140mm²}&\text{約449}&\text{約359}&\text{約314}\cr\hline\end{array}

#

つまり成熟した3～4nmで80%程度取れるなら、

300mmウェーハ1枚から約423個

のGood Base Dieを得られる。

2nm立ち上げ初期を70%と仮定しても、

約370個/wafer

である。

ここが非常に重要だ。

Logic Base Dieは高価な先端Logicであっても、

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HBMスタック1個につき1枚しか必要ない。

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DRAM Core Dieのように8枚、12枚、16枚使うわけではない。

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11．年間1億個のHBMでも、必要なFoundry能力は意外に小さい

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HBMスタック1個＝Base Die 1枚なので、年間HBM stack数から必要WSPMを逆算できる。

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WSPMとはWafer Starts Per Month、月間ウェーハ投入枚数である。

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120mm²のBase Dieを仮定すると、

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\begin{array}{|l|l|l|}\text{年間HBM stack}&\text{80％ Yield・423 dies/wafer}&\text{70％ Yield・370 dies/wafer}\cr\hline\text{6,000万個}&\text{約11.8k WSPM}&\text{約13.5k WSPM}\cr\hline\text{9,000万個}&\text{約17.7k WSPM}&\text{約20.3k WSPM}\cr\hline\text{1.2億個}&\text{約23.6k WSPM}&\text{約27.0k WSPM}\cr\hline\text{1.5億個}&\text{約29.6k WSPM}&\text{約33.8k WSPM}\cr\hline\text{1.8億個}&\text{約35.5k WSPM}&\text{約40.5k WSPM}\cr\hline\end{array}

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つまり世界で年間1億～1.5億個もの先端HBMを作ったとしても、

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必要なLogic Base Die capacityは、

約2万～3万WSPM

程度で済む可能性がある。

かなり少ない。

したがって、

「HBM Base DieだけでTSMCやSamsungの2nm Fabを全部使い切る」

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という理解は正しくない。

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12．NVIDIA Rubinを例にするとさらに分かりやすい

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NVIDIAの通常Rubin GPUは公式仕様で、

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288GB HBM4、最大22TB/s

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である。

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NVIDIAはさらに12Hi HBM4を使用すると説明している。(NVIDIA Developer)

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36GBの12Hi HBM4を使うなら、

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288\div368

なので、

1 GPU＝8 HBM stacks

になる。

Rubin GPUを100万個作るなら、

\text{1M}\times8\text{8M}

#

つまりBase Dieは800万枚。

#

423 good dies/waferなら、

#

\text{8M}\div423\div12\sim eq1{,}576

だから、

約1.6k WSPM

にすぎない。

Rubinを500万個作っても、

約7.9k WSPM

である。

13．AMDはHBMをさらに多く使う

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AMD MI455Xは公式仕様で、

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432GB HBM4、12 stacks、23.3TB/s

#

である。(AMD)

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したがって100万GPUなら、

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\begin{array}{c}\text{1M} \times 12\cr\text{12M Base Dies}\end{array}

になる。

423 dies/waferなら、

約2.36k WSPM

だ。

Google Ironwoodは1 chip当たり192GB HBM、約7.37TB/sを搭載する。Googleはstack数を公表していないため、仮に8 stacksと置けば100万TPUで約1.6k WSPMとなる。(Google Cloud Documentation)

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たとえば純粋なストレステストとして、

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NVIDIA 500万GPUAMD 100万GPUGoogle 100万TPU

#

と仮定すると、

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\begin{array}{c}\text{40M}+\text{12M}+\text{8M}\cr\text{60M}\end{array}

Base Dies。

必要能力は約、

12～14k WSPM

である。

ここへAWS Trainium、Microsoft Maia、Meta、Broadcom系Custom ASICなどを加えていっても、HBM4E～HBM5 Base Dieの世界需要は、

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2万～4万WSPM程度

#

が一つの合理的なレンジになる。

#

これは企業ガイダンスではなく、面積とアクセラレータ台数から逆算した供給モデルである。

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14．ではなぜSamsungはわざわざNRD-K 2まで使うのか

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ここが今回の記事の核心だ。

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2万～4万WSPMは、世界の半導体生産量から見れば巨大ではない。

しかし問題は、

そのウェーハをどこで作るのか

である。

HBM5 Base Dieが2nmになれば、

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スマートフォンSoCCPUGPUAI ASICNetworking ChipHBM Base Die

#

が同じLeading-edge Logic Fabを奪い合う。

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TSMCは2026年Q2に、顧客からの非常に強い需要を背景として2026年CapEx計画を従来の520～560億ドルから600～640億ドルへ引き上げた。(TSMC)

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Samsungも既にHBM Base Die需要によってFoundry業績が改善しており、2nm HPC案件と4nm Base Dieの双方を拡大している。(Samsung Global Newsroom)

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つまりBase Dieの問題は、

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\text{「2万WSPMを作れるか」}

#

ではない。

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\boxed{\begin{array}{c}\text{「既に予約で埋まりつつある2nm Fabから、}\cr\text{毎月2万枚をHBM用に確保できるか」}\end{array}}

#

なのである。

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15．3nm・2nm Foundryをどれくらい逼迫させるのか

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Node別の正確なFab capacityは各社とも公開していないため、ここも需要サイドから逆算したストレステストになる。

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私の中心モデルでは、2028～29年の2nm-class Logic需要を次の程度と置く。

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\begin{array}{|l|l|l|l|}\text{Foundry}&\text{2028年に必要と考える2nm級能力}&\text{2029年}&\text{うちHBM Base Die}\cr\hline\text{TSMC N2/A16級}&\text{約200～280k WSPM}&\text{約300～400k WSPM}&\text{約15～30k WSPM}\cr\hline\text{Samsung 2nm}&\text{約60～90k WSPM}&\text{約80～120k WSPM}&\text{約6～12k WSPM}\cr\hline\text{Intel 18A系}&\text{約60～90k WSPM}&\text{約80～110k WSPM}&\text{0～数k WSPM}\cr\hline\end{array}

#

これは各社の公表capacityではなく、スマートフォン、AI accelerator、CPU、Custom ASIC、HBMを重ねた筆者推計である。

#

Intelについては現時点でHBM Base Die受注が確認されているわけではない。ただしIntel 18Aは既にHigh Volume Manufacturingへ入り、18A-Pも2026年6月にRisk Productionを開始している。18A-PTでは3D integrationも強化されるため、将来的なBase Die Foundry候補として技術的には興味深い。(Intel)

#

このモデルならHBM Base Dieは世界の2nm級capacity全体の、

5～10%程度

である。

これだけを見ると小さい。

しかしFab稼働率が90～100%に近い局面では、

#

追加の5～10%は非常に大きい。

#

16．Rubin Ultraの「12Hi→8Hi」がBase Die問題をむしろ強くする

#

ここでもう一つ面白いことが起きる。

#

TrendForceによればNVIDIAは2026年Q3からRubin Ultraについて、当初の12Hi HBM4Eだけでなく、

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8Hi HBM4E、12Hi HBM4、8Hi HBM4

#

も並行評価している。

#

背景には2027年のDRAM供給不足と、12Hi HBM4Eの検証・量産歩留まりに関する不確実性がある。最終仕様はまだ決まっていない。(TrendForce)

#

12Hiから8Hiへ変更すると、

#

1 stack当たりのDRAM Core Dieは、

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12\rightarrow8

なので、

33.3%減る。

ところがBase Dieは、

1\rightarrow1

#

で変わらない。

#

仮にDRAM節約によってGPU出荷量を18%増やせたとする。

#

するとCore DRAM Die需要は、

#

\begin{array}{c}1.18 \times \frac{8}{12}\cr0.787\end{array}

なので、

旧計画比約21.3%減

になる。

一方でBase Die需要は、

1.18

だから、

18%増える。

つまり、

\text{DRAM bottleneck}\downarrow

#

なのに、

#

\text{Logic Base Die bottleneck}\uparrow

#

となる。

#

これは非常に面白い。

#

HBMを8Hi化してDRAM不足を緩和すると、ボトルネックがFoundryやPackaging側へ移動していくのである。

#

17．2027年にはこの「ボトルネック移動」がさらに起こりやすい

#

TrendForceは2027年のHBM bit shipmentを前年比50～60%増と予測しているが、それでも需要増加に追いつかないと見ている。(TrendForce)

#

さらにHBM向けウェーハ投入量がメモリ御三家のDRAM wafer inputに占める割合は、

#

2025年末：約18%2026年：約22%2027年：約30%

#

まで上昇すると予測されている。(TrendForce)

#

つまりDRAM Fab側は既に極めて厳しい。

#

だから8Hi化は合理的である。

#

ただし、それによってGPU生産数を増やせば、

#

HBM stack数そのものはむしろ増える。

#

Stack数が増えれば、

#

Base DieTSV/StackingTestCoWoS/Advanced Packaging

の需要も増える。

HBMの供給問題がなくなるのではない。

制約点が移動する。

18．HBMの供給量は「DRAM capacity」だけでは決まらなくなった

#

HBMの最終供給量を単純化すると、

#

\begin{array}{c}Q_{\mathrm{HBM}}\cr\min\left(Q_{\mathrm{DRAM}},Q_{\mathrm{BaseDie}},Q_{\mathrm{Stacking}},Q_{\mathrm{Test}},Q_{\mathrm{Packaging}}\right)\end{array}

#

になる。

#

どれだけDRAM Core Dieを作れてもBase Dieが不足すればHBMにはならない。

#

どれだけBase Dieを作れても12Hi stackingのyieldが上がらなければ出荷できない。

#

さらに完成したHBMがあってもGPUと一緒にCoWoSへ載せられなければAI acceleratorにはならない。

#

これまで市場では、

#

HBM＝SK hynix/Samsung/MicronのDRAM capacity

#

として語られることが多かった。

#

しかしHBM4以降は、

#

Logic Foundry capacity

#

が独立した変数として加わった。

#

19．Custom HBMになるとBase Dieはさらに重要になる

#

TSMCはHBM4用Base DieにはN12、Custom HBM4EにはN3Pを利用する構想を公表している。TSMCはFoundry Logicを利用することによって1.5～2倍のエネルギー効率改善が可能になると説明している。(TSMC)

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これはかなり象徴的だ。

#

「Base Dieだから旧世代nodeで十分」

#

ではなく、

#

Custom HBMでは3nm級を積極的に使う

#

のである。

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顧客別最適化が進めば、

#

NVIDIA用Base DieAMD用Base DieGoogle用Base DieAWS用Base Die

#

が別設計になる可能性もある。

#

すると同じ1万WSPMでも、

#

Tape-outMaskQualificationYield LearningPackaging認証

#

が顧客ごとに必要になる。

#

したがって実際の供給制約は、単純な「ウェーハ枚数」以上に複雑になる。

#

20．SamsungにとってNRD-K 2はかなり戦略的

#

ここまで分解すると、SamsungがNRD-K 2をFoundryへ回そうとする理由が見えてくる。

#

Samsungは、

#

DRAMFoundryAdvanced Packaging

#

をすべて自社内に持つ。

#

そのためHBM5が成功すると、

#

Memory Businessだけが儲かるわけではない。

#

HBM1個を作るたびに、

#

Core DRAM → MemoryLogic Base Die → FoundryStack/Integration → Packaging

#

と、複数事業の稼働率を同時に上げられる。

#

さらにTSMCがApple、NVIDIA、AMD、Broadcom、Google、各種AI ASICで混雑するなら、

#

「HBMのBase DieまでTSMCへ依存しない」

#

こと自体がSamsungの武器になる。

#

NRD-K 2は、単なるFab増設ではなく、

#

HBM5時代にSamsungがMemoryとFoundryを一体運用するための保険

#

として見ると非常に分かりやすい。

#

21．ただし、Base Dieが最大のボトルネックになるとはまだ言えない

#

ここは冷静に見る必要がある。

#

先ほどの計算通り、120mm²程度のBase Dieなら、年間1億2,000万HBM stackでも約2.4～2.7万WSPM程度で生産できる。

したがって少なくとも現段階では、

DRAM wafer shortage

や、

12Hi/16Hi stacking yield

#

の方が数量的には大きな問題である可能性が高い。

#

実際TrendForceがRubin Ultraの8Hi化で問題視している中心も、DRAM供給不足と12Hi HBM4Eのvalidation/yieldである。(TrendForce)

Logic Base Dieは、

「現在最大の制約」

というより、

「DRAM制約を解消した次に顕在化しやすい制約」

#

と考えるのが適切だと思う。

#

22．それでもNRD-K 2の記事が重要だと思う理由

#

今回の記事で最も重要なのは、

#

「Samsungが新しいFabを一つ作るらしい」

#

という話ではない。

#

HBMという製品そのものが変わっていることである。

#

かつてHBMは、

#

\text{DRAM}+\text{TSV}+\text{Stacking}

#

だった。

#

しかしHBM4、HBM4E、Custom HBM、HBM5へ進むにつれて、

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\boxed{\begin{array}{c}\text{HBM}\cr\text{DRAM}+\text{Advanced Logic}+\text{Advanced Packaging}\end{array}}

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になっていく。

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そしてさらに、

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\text{Memory}\leftrightarrow\text{Logic}

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の境界そのものが曖昧になる。

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SK hynixがTSMCとの協業で「MemoryとLogicの統合」を掲げ、MicronがHBM4E Base DieをTSMCへ出し、Samsungが2nm Foundry能力をHBMのために追加しようとしている。

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これは偶然ではない。

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HBMがメモリ製品からSystem Semiconductorへ近づいているのである。

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23．これから見るべき指標

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今後HBM供給を追う際には、DRAM wafer capacityだけでは不十分になる。

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\begin{array}{|l|l|}\text{KPI}&\text{なぜ重要か}\cr\hline\text{HBMの8Hi/12Hi/16Hi構成}&\text{DRAM消費量を左右}\cr\hline\text{HBM stacks/GPU}&\text{Base Die需要を直接決める}\cr\hline\text{HBM4E/HBM5 Base Die node}&\text{3nm/2nm Foundry消費量}\cr\hline\text{Base Die面積}&\text{dies/waferを決める}\cr\hline\text{Base Die yield}&\text{実効WSPMを決める}\cr\hline\text{TSMC N3/N2稼働率}&\text{SK hynix/Micron供給余力}\cr\hline\text{Samsung 4nm/2nm稼働率}&\text{Samsung HBM供給余力}\cr\hline\text{NRD-K 2の設備PO}&\text{Samsungの本気度を確認}\cr\hline\text{HBM stacking yield}&\text{12Hi/16Hiの最大の難所}\cr\hline\text{HBM wafer input比率}&\text{通常DRAMとのcapacity競合}\cr\hline\end{array}

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特にNRD-K 2については、今後実際に2nm向け製造装置のPOが発行されるかを追いたい。

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ZDNetの記事でも、社内的にはかなり固まった方向としつつも、Fab開所は2028年下期予定であり、設備注文までは時間があり、市況によって変更される可能性があるとしている。(ZDNet Korea)

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ここが確認できれば、Samsungが2028～30年のHBM5需要をどの程度強く見ているのかを判断するかなり良い先行指標になる。

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まとめ――HBM不足の次の段階は「Foundry不足」かもしれない

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今回のNRD-K 2の記事から見えてくるのは、HBMの供給問題が次の段階へ入り始めているということだ。

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現在はまだ、

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\text{DRAM wafer}

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と、

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\text{12Hi/16Hi stacking}

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が大きな制約である。

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だからNVIDIAはRubin Ultraで12Hi HBM4Eだけに固執せず、8Hi HBM4EやHBM4まで評価している。(TrendForce)

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しかし8Hi化によってDRAM Core Dieを節約し、GPUの生産数を増やせば、

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\text{DRAM dies/GPU}\downarrow

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する一方、

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\text{HBM stacks}\uparrow

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し、

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\text{Logic Base Dies}\uparrow

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する。

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つまり、

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\begin{array}{c}\text{DRAM bottleneck}\cr\rightarrow\cr\text{Logic Foundry bottleneck}\cr\rightarrow\cr\text{Packaging bottleneck}\end{array}

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と制約が移っていく可能性がある。

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Base Die単体の必要量は世界全体でも数万WSPM程度と推定できるため、それだけで2nm Fabを食い尽くすわけではない。

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しかし2028～30年の2nm Fabでは、

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GPU、CPU、スマートフォンSoC、AI ASIC、Network Chip、HBM Base Die

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が同じcapacityを取り合う。

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そこで最後の5～10%を確保できるかどうかが、HBMの生産数量を決める可能性がある。

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だからSamsungは、研究開発用として整備していたNRD-K 2までFoundry capacityへ転用することを考えているのだろう。

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そしてこの構造を考えると、今後HBM企業を評価する式も変わってくる。

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かつては、

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\text{HBM競争力}\sim eq\text{DRAM技術}

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だった。

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これからは、

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\boxed{\begin{array}{c}\text{HBM競争力}\cr\text{DRAM}\times\text{Logic Foundry}\times\text{Packaging}\times\text{Customer Co-design}\end{array}}

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になる。

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SK hynixはTSMCとの連合。

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MicronもHBM4EからTSMCとの関係を深める。

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SamsungはMemory＋Foundry＋Packagingを自社で抱える。

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HBM5時代のメモリ戦争は、実際にはFoundry戦争でもある。

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さらに深く読むための座標

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Logic Base Dieの面積需要が小さく見えても、重要なのはウェハ枚数だけではない。Design Porting、IP、Known Good Die、HBM積層との同期が供給の新しい制約になる。

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層	観測対象	問うべきこと
DRAM Die	容量・速度・積層数	Memory Fabと歩留まり
Logic Base Die	2,048-bit I/O、PHY、制御、修復	先端FoundryとIP
Package	Interposer、Bonding、Thermal、Test	良品組合せと最終歩留まり

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絶ノイア