Intel EMIB-T徹底解説――AI半導体の後工程が主戦場になる

Intel EMIB-T徹底解説――AI半導体の後工程が主戦場になる

AI半導体の「後工程」が主戦場へ――CoWoSとの違い、コスト、技術ボトルネック、顧客、TSMC「準EMIB」まで

AI半導体の性能競争は、もはやトランジスタの微細化だけでは説明できなくなっている。

HBMを何スタック搭載できるのか。複数のCompute Dieをどれだけ短距離・低消費電力で接続できるのか。1kW級へ向かうAIプロセッサへどう電力を供給するのか。そして、それらを巨大な一つのパッケージとして歩留まりよく量産できるのか。

この「パッケージそのものを一つのシステムとして設計する」競争において、TSMCのCoWoSと並んで急速に存在感を高めているのがIntelのEMIB-T（Embedded Multi-die Interconnect Bridge-T）である。

2026年に状況は大きく変化した。

Intelは2026年7月の決算説明で、EMIB-Tについて「バックログは増え続けている」「歩留まりと信頼性は目標に達している」「2027年の顧客ランプに向けて高量産へ移行している」と説明した。つまりEMIB-Tは研究段階をほぼ脱し、外部顧客向け量産の直前段階に入っている。(MarketBeat)

さらにGoogleが2028年向けに300万個を超えるTPUについてIntelを確保したとの報道、MediaTekによるCoWoSとEMIB双方への公式対応、NVIDIAによる評価、HBMメーカーによる検証が伝えられている。(Reuters)

そしてTSMC自身にも変化が起きている。

2026年7月末、TSMCが社内で「EMIB-like」と呼ばれる、Intel EMIBに近い先端パッケージング技術を開発しているとの報道が出た。(Yahoo Finance)

これは単なるIntel対TSMCの製造技術競争ではない。

AI半導体の巨大化によって、「巨大なシリコンインターポーザを敷く」という従来の2.5Dパッケージ思想そのものが再検討され始めた可能性がある。

第1章　なぜAI時代にEMIB-Tが必要なのか

従来の半導体は、一枚の巨大なシリコンダイにCPU、GPU、I/Oなどをまとめる「モノリシックSoC」が基本だった。

しかし先端プロセスでは、ダイを巨大化すると、

欠陥による歩留まり悪化

レチクルサイズ上限

最先端ノードを必要としないI/O部分まで高価になる

HBMやSerDesなど異なる技術を統合しにくい

という問題が出てくる。

そこで現在は、

Compute Die + I/O Die + HBM + Network Die + Optical I/O

を別々に製造し、最後に一つのパッケージへ統合する「chiplet化」が進んでいる。

だが、chiplet化すると新たな問題が生じる。

チップレット同士をどのようにつなぐかである。

通常の有機パッケージ基板では配線密度に限界がある。

そこでTSMCはCoWoSを、IntelはEMIBを発展させてきた。

図解｜AIパッケージとチップレット化

第2章　EMIBの基本原理

EMIBは非常に明快な発想から生まれている。

通常の有機基板を使いながら、高速・高密度接続が必要な部分だけ小さなシリコンブリッジを埋め込む。

概念的には、

Compute Die A Compute Die B ┌──────────┐ ┌──────────┐ │ │ │ │ └──●●●●●───┘ └───●●●●●──┘ │ │ └──── Silicon Bridge ───┘ EMIB

══════════════════════════════ Organic Substrate ══════════════════════════════

となる。

IntelはEMIBについて、パッケージ基板内部へ小型のSilicon Bridgeを埋め込み、Logic-to-LogicやLogic-to-HBMを高密度接続する2.5D方式と定義している。

通常EMIBはすでに2017年から量産されており、FPGA、Xeon、GPUなど多数のIntel製品で実績を持つ。(Intel)

EMIBの最大の特徴は、

パッケージ全面をシリコンにする必要がない

ことである。

必要な境界だけシリコン配線へ変える。

道路に例えるなら、

有機基板＝一般道路

EMIB＝チップ間だけを結ぶ高速道路の橋

に近い。

図解｜EMIBの局所シリコンブリッジ

第3章　EMIB-Tとは何が違うのか

通常EMIBには一つ大きな問題があった。

電力供給である。

EMIBは基板内へ埋め込まれているため、従来構造では電源配線がEMIBを迂回しなければならない。

AI ASIC ↑ Power routing ↗ ↖

┌──────────┐ │ EMIB │ └──────────┘

AIアクセラレータが数百W程度だった時代なら許容できた。

しかし今後1kW級、さらにそれ以上へ電力が増えると、

配線抵抗

IR Drop

インダクタンス

電圧droop

transient response

が問題になる。

そこでIntelが追加したのがTSV（Through-Silicon Via）である。

EMIB-Tでは、

ASIC ↑ Power ↑ TSV ↑ ┌───────────┐ │ EMIB-T │ └───────────┘ ↑ Substrate

と、シリコンブリッジを垂直に貫通して電力を供給できる。

IntelはEMIB-Tについて、TSVを使って基板から上のダイへ直接給電することで電源経路を短縮し、さらに銅製のpower/ground meshや高密度capacitorを組み合わせて電源ノイズを抑える構造として説明している。(Intel)

つまりEMIB-Tは単なる高速信号用の橋ではない。

信号＋電力を同時に扱う「パッケージ内インフラ」

へ進化している。

図解｜TSV電力供給とEMIB-T・EMIB-M

第4章　2026年時点でEMIB-Tはどこまで来たのか

IntelがECTC 2026で公表したEMIB-Tの仕様はかなり攻めている。

現在実証されている主な値は、

First Layer Interconnect bump pitch：25µm

パッケージサイズ：最大120×120mm

シリコン搭載量：9レチクル超

HBM4e：12Gb/s

UCIe：64Gb/s

である。(Newsroom)

さらにIntelのロードマップでは、

2026年：8レチクル超、約6,800mm²

2028年：12レチクル超、約10,000mm²

へ拡張し、

16基以上のHBM4/HBM5と30個以上のEMIB-T Bridge

を一つのパッケージへ載せる構想を示している。(Intel Community)

これはもはや「一個のチップ」ではない。

HBM HBM HBM HBM │ │ │ │ B B B B

Compute ─ B ─ Compute │ │ B B │ │ Compute ─ B ─ Compute

│ │ │ │ │ │ HBM HBM HBM HBM

B＝EMIB-T Bridge

という、パッケージの中に小さなコンピュータシステムそのものを作る世界である。

図解｜EMIB-Tの到達点と大型化

第5章　CoWoSとの違い

ここでは一つ重要な注意が必要だ。

「CoWoS＝巨大シリコンインターポーザ」と説明されることが多いが、現在ではこれは半分しか正しくない。

TSMCには複数のCoWoS方式がある。

CoWoS-Sは典型的な、

HBM GPU HBM │ │ │ ▼ ▼ ▼ ┌─────────────────┐ │ Silicon │ │ Interposer │ └─────────────────┘ │ ABF substrate

である。

一方EMIB-Tは、

HBM GPU │ │ └── EMIB-T ──┘

════════════════ ABF substrate ════════════════

となる。

しかしTSMCのCoWoS-Lはすでに、

Chip ↓ RDL / Mold Interposer ↓ Local Silicon Interconnect ↓ Substrate

という局所シリコン接続を利用している。

TSMCによればCoWoS-LではRDLベースのinterposerへLSI（Local Silicon Interconnect）を埋め込み、SoC-to-SoC、SoC-to-chiplet、SoC-to-HBMなどを高密度接続できる。3.5倍レチクルのCoWoS-Lは2024年から量産済みである。(3DFabric)

したがって、現在の本当の競争は、

「EMIB-T vs 巨大Si Interposer」だけではなく、「EMIB-T vs CoWoS-L」

でもある。

図解｜CoWoSと局所ブリッジ方式の比較

第6章　それでもEMIB-Tが安くなりやすい理由

基本原理は単純である。

シリコンは高価だ。

しかも巨大なSilicon Interposerを作るには、

lithography

TSV

RDL

CMP

wafer processing

reticle stitching

inspection

など大量の工程が必要になる。

EMIBでは、高密度配線が必要な場所にしかシリコンを使わない。

Intel自身もEMIB-Tについて、巨大で製造コストの高いinterposerを使わず、必要な箇所だけ高密度Silicon Bridgeを置くことをコスト面の主要な利点としている。(Intel Community)

現在サプライチェーンでは、

EMIB-TがCoWoSより40〜50%程度安くなる可能性

が取り沙汰されている。

ただし、この数字には注意が必要だ。

IntelもTSMCも「すべての製品で50%差になる」と公式発表しているわけではない。

また、

CoWoS-S

CoWoS-L

パッケージサイズ

HBM数

Bridge数

yield

によって価格差は変わる。

別の2026年の分析では、Rubin級を想定したCoWoSのパッケージングコストが約900〜1,000ドルに対し、EMIB系では数百ドル台になる可能性があるとの推計も出ているが、これも同一仕様を完全に比較した公式BOMではない。(Tom's Hardware)

したがって40〜50%という値は、

「十分あり得るが、製品依存のサプライチェーン推定」

として扱うべきだろう。

図解｜局所シリコンとABF基板のコスト構造

第7章　EMIB-T最大の問題――実はSilicon Bridgeではない

ここが最も重要である。

EMIB-Tの技術的な難所は、

Silicon Bridgeそのものを製造することから、巨大なパッケージ基板へBridgeを正確に埋め込み、それを量産することへ移っている。

特に重要なのが、

巨大ABF substrate

である。

120×120mm級へ巨大化すると、

ABF build-up

Cu配線

via

cavity

bridge embedding

surface flatness

warpage

のどれか一つでも外れれば不良になる。

しかもパッケージ面積が大きくなるほど、一枚の中に欠陥が入る確率も上昇する。

図解｜巨大ABF基板・埋め込み・歩留まり

第8章　最大の敵「Warpage」

シリコンと有機基板では熱膨張率が異なる。

シリコンは比較的伸びにくい。

有機樹脂は大きく伸びる。

そのためリフローなどの温度変化を受けると、

理想

────────────

実際

╰──────────╯

のように基板が反る。

これがWarpageである。

Warpage自体が問題なのではない。

その結果、

bump open

solder bridging

contact resistance増加

bridge crack

pad damage

underfill異常

などが発生する。

25µm級bump pitchになれば、高さ誤差に対する許容度はさらに小さくなる。

図解｜Warpageと接合信頼性

第9章　Bridge埋め込み精度

EMIBではABF基板内部へcavityを作り、そこへSilicon Bridgeを埋め込む。

ABF substrate

═══════╗ ╔═══════ ║ EMIB ║ ═══════╝ ╚═══════

BridgeにはXY方向だけでなく、

Z方向＝高さ

の精度も必要になる。

例えばBridgeが数µm高すぎても低すぎても、

その上に載るCompute DieやHBMのmicro-bump接続が均一にならない。

つまり、

微細配線を作る能力と、Bridgeを巨大基板へ機械的に配置する能力は別問題

である。

EMIB-Tが巨大化すると、Bridge数自体も30個以上へ増える。

そのすべてについて、

XY alignment

Z-height

tilt

planarity

を管理する必要がある。

図解｜Bridgeの配置・高さ・傾き

第10章　25µm bump pitch

Intelは2026年に25µm FLIを実証している。(Newsroom)

Pitchを小さくすれば、

45µm

● ● ●

25µm

● ● ● ● ●

のように接点密度を増やせる。

結果としてHBMやUCIeの帯域を増やせる。

しかし、

solder volume

bump height

alignment tolerance

coplanarity

underfill

すべてが難しくなる。

特に問題なのが、

120mm級巨大基板＋25µm級接続

の組み合わせである。

基板がわずかに反っただけでも、中央部と端部で高さが変わる。

つまりEMIB-Tの量産には、

substrate平坦度 × Bridge高さ × Die高さ × bump高さ

を同時に合わせる必要がある。

図解｜25µm接続と巨大基板

第11章　TSVも新しいボトルネックになる

EMIB-T最大の特徴であるTSVも、同時に製造上のリスクになる。

TSVでは、

Siliconへ深孔形成

絶縁膜形成

barrier/seed

Cu plating

CMP

などが必要になる。

問題となるのは、

TSV void

Cu fill不良

liner defect

Cu extrusion

stress

resistance variation

である。

そしてEMIB-TではTSVが電源経路なので、単なる信号不良では済まない。

抵抗が増えれば、

R ↑ ↓ IR Drop ↑ ↓ Core Voltage ↓ ↓ Frequency / Reliability ↓

となる。

EMIB-TではTSVの歩留まりとPower Integrityが一体化する。

図解｜TSV工程とPower Integrity

第12章　Bridgeが増えるほど歩留まりは難しくなる

ここでは単純化した例を考えてみよう。

仮にBridge一個の実装成功率が99%だったとする。

30個必要なら、

0.99^30 ≒ 74%

となる。

98%なら、

0.98^30 ≒ 55%

である。

もちろん実際の製造不良は完全な独立事象ではなく、この単純な掛け算が実際の歩留まりを表すわけではない。

しかし重要なのは、

構成部品が増えるほど、何か一つが失敗して巨大パッケージ全体を失う確率が増える

ことである。

しかも最終工程まで進んだAIパッケージには、

数千～数万ドル級Compute Die

HBM

Bridge

ABF substrate

がすでに載っている。

最終テストで不良を発見していては経済性が崩れる。

図解｜Bridge数と最終テスト歩留まり

第13章　Known Good Dieだけでは足りない

そのためEMIB-Tでは、

Compute Die ↓ Known Good Die

HBM ↓ Known Good Stack

EMIB-T substrate ↓ Known Good Substrate

Intermediate Assembly ↓ Test

Final Assembly ↓ Test

という段階的な検査が非常に重要になる。

今後重要になる概念は、

Known Good Substrate

である。

高価なCompute DieやHBMを載せる前に、

ABF配線

Bridge

TSV

microvia

open/short

をできる限り検出しなければならない。

先端パッケージでは「テスト」が最後の品質確認ではなく、

高価な半導体を不良基板へ載せないための経済性そのもの

になっていく。

図解｜Known Good Substrate

第14章　EMIB-T基板歩留まり50%問題

現在のサプライチェーン情報では、

EMIB-T対応substrateの初期歩留まりが50〜60%程度

との観測が出ている。

ここは数字を慎重に扱う必要がある。

Intelは具体的なsubstrate yieldを公開していない。

Intelが2026年7月に公式に述べているのは、

EMIB-T全体のyieldとreliabilityが目標に達しつつある

というところまでである。(MarketBeat)

一方、公開されているbroker情報の集計では60%程度のsubstrate-level yieldとの観測があり、別のサプライチェーン情報では初期50%前後が示されている。(404K Semi-Ai)

したがって、

「EMIB-Tそのものが50%しか取れない」

という理解は間違いである。

問題になっているのは主に、

巨大なEMIB-T対応package substrate側

と考えるべきだ。

図解｜基板歩留まり50〜60%問題

第15章　歩留まり50%が意味すること

仮に良品substrateを100枚必要とすると、

となる。

50%から80%へ改善するだけで、同じ100枚を出荷するための投入量は200から125へ減る。

これは、

設備稼働率

材料費

基板ASP

粗利益率

顧客への供給能力

すべてに直結する。

したがって今後EMIB-Tを見る場合、

IntelのBridge yieldより、Ibiden・Shinko・Unimicron等のsubstrate yieldの方が重要になる可能性すらある。

図解｜歩留まりと必要投入量

第16章　基板メーカーが重要になる理由

IntelのEMIB substrate ecosystemには、

Ibiden

Shinko Electric Industries

Unimicron

AT&S

などが含まれている。TrendForceもIntelの主要EMIB substrate partnerとしてこれらを挙げている。(TrendForce)

現在のEMIB-T立ち上げで特に名前が挙がるのが、

Unimicron、Ibiden、Shinko

の3社である。

ただしIntelのより広いEMIB supply chainにはAT&Sなども含まれるため、「EMIB-T基板は世界でこの3社しか作れない」と理解するのは適切ではない。

重要なのは、顧客側が供給源を一社に集中させず、

Customer │ capacity allocation │ ┌─────────┼─────────┐ ↓ ↓ ↓ Ibiden Shinko Unimicron

と複数社を並行して立ち上げている点である。

図解｜基板メーカーと能力配分

第17章　UnimicronのCAPEXが示すもの

Unimicronは2026年の設備投資をNT$34 billionまで拡大し、その大部分をABF substrate能力の拡張・高度化へ振り向けている。

同社はCoWoS capacity不足を背景に、EMIB-Tを顧客へ提供する第二のadvanced packaging routeとして評価しており、EMIB-T対応の設備投資も進めている。(TechNews 科技新報)

さらにUnimicronは、

高級T-glass

CCL

銅

その他材料

の供給制約も指摘している。

つまりEMIB-Tが成功しても、次のボトルネックが、

ABF → T-glass → CCL → substrate capacity

へ移る可能性がある。

図解｜Unimicronの設備投資

第18章　「顧客前払い」が非常に重要

Intel側はsubstrate capacity確保のため、一部顧客へ前払い・capacity commitmentを求めている。

TrendForceによれば、台湾・日本のsubstrate supplierが増産へ顧客のcommitmentを求めており、Intelの顧客もそれに応じているとされる。(TrendForce)

これは非常に強い需要シグナルである。

単なる、

「EMIB-Tに興味があります」

ではない。

Customer ↓ Prepayment ↓ Intel ↓ Substrate supplier ↓ Equipment ↓ 2027–2029 Capacity

というところまで来ている。

つまり現在のEMIB-T市場では、

製品を売る前に2027〜29年の製造能力そのものを予約している

状態が始まっている。

図解｜前払いと将来能力の予約

第19章　EMIB-Tの量産状況

2026年8月時点で、EMIB-Tはまだ外部顧客向けの本格HVMが大量に流れている段階ではない。

しかし研究試作でもない。

Intelは2025年末時点では「2026年後半の顧客ランプ」を目指していたが、その後のQ2 2026説明では、

2027年のcustomer rampを支えるためHVMへ引き上げている

という表現になっている。(Intel Download Center)

整理すると、

2025 Technology development

↓

2026 H1 Qualification Customer evaluation Substrate capacity preparation

↓

2026 H2 ← 現在

Yield / reliability improvement Equipment installation Customer qualification Pre-production

↓

2027 Customer ramp Initial HVM

↓

2028 Large-volume AI ASIC production

という見方が最も妥当である。

一部では2028年初頭へ本格量産時期が前倒しされたとのサプライチェーン情報もあるが、Intel公式の最新表現は「2027年の顧客ランプを支える」であり、正確な各顧客のHVM開始月は公開されていない。

図解｜量産ロードマップと現在段階

第20章　現在どれくらい注文があるのか

Intelは具体的なEMIB-T受注個数や金額を公表していない。

ただしCEO Lip-Bu Tanは2026年Q2で、

EMIB-T backlog continues to grow

と明言している。(MarketBeat)

さらにCFO David Zinsnerは2026年前半、advanced packagingについて、

従来想定していた数億ドル規模ではなく、

年間数十億ドル規模の案件

が見え始めていると説明している。(Tom's Hardware)

つまり現在は、

volume production前にbacklogが積み上がっている

という珍しい状態である。

図解｜注文・バックログの読み方

第21章　Google――現在最も重要な外部顧客

最も具体的な案件はGoogleである。

The InformationおよびReutersによれば、Googleは2028年向けに300万個を超えるTPUについてIntelを確保したとされる。(The Information)

Intelの役割については契約詳細が公開されていないため注意が必要だが、報道の中心はadvanced packagingである。

つまり、

Compute / I/O wafer ↓ TSMC等

HBM ↓ SK hynix / Micron / Samsung

↓

Intel EMIB-T packaging

という分業も可能になる。

これは重要だ。

TSMCで前工程を作ったチップをIntelで後工程する

という構造が成立するからである。

TSMC自身も2026年7月の決算で、EMIB-Tについて問われたC.C. Wei CEOが、TSMCのpackaging capacityが顧客成長を制限するほど逼迫しているため「追加の選択肢を歓迎する」と述べている。(The Motley Fool)

図解｜Google案件と供給網

第22章　MediaTek

MediaTekは2026年5月、Reutersに対して、

TSMC CoWoSとIntel EMIBの両方をサポートする

と公式に説明した。

顧客が用途に応じて選択できるようにするためである。(Reuters)

MediaTekは現在custom AI ASIC事業を急拡大しており、この種の企業にEMIB-Tは非常に相性がいい。

一部報道では、次世代MediaTek案件でEMIB-Tを使用し2027年Q4量産とする情報もある。(IT之家)

ただしMediaTekの公式発言は「CoWoSとEMIB双方をサポート」であるため、特定案件の独占採用についてはサプライチェーン情報と公式情報を分けて見る必要がある。

図解｜MediaTekのパッケージ戦略

第23章　NVIDIA

NVIDIAはGoogleとは状況が違う。

The InformationによればNVIDIAは、2028年のFeynman世代に関連して、複数GPUダイを統合する次世代processorでIntelのadvanced packagingを評価している。(The Information)

しかし、

現時点でNVIDIAからの確定注文は報じられていない。

したがって、

Google：報道上はorder

NVIDIA：evaluation

という違いがある。

図解｜NVIDIAの評価段階

第24章　SK hynix

SK hynixは最終顧客というよりecosystem partnerとして重要である。

報道ではSK hynixがIntel packaging上でHBMが安定動作するかを評価している。(Tom's Hardware)

これは一社の顧客案件以上の意味を持つ。

Google、AWS、NVIDIA、その他ASICメーカーがEMIB-Tを使うには、

HBM3E/HBM4/HBM5がEMIB-T上で十分にqualificationされていること

が必要だからである。

図解｜HBM qualificationとSK hynix

第25章　AWSやその他ASICメーカー

Amazon AWSについてもTrainium系でIntel packaging採用の観測が存在する。

ただしGoogle案件ほど公式確認度は高くなく、現段階ではbrokerやサプライチェーン情報として扱うべきである。

EMIB-Tに最も適している顧客層は、

Google TPU

AWS Trainium

Meta custom ASIC

Microsoft Maia

その他hyperscaler ASIC

のような自社利用型AIアクセラレータだろう。

理由はコストである。

例えば一個当たりpackage costを1,000ドル削減できると仮定すると、

300万個なら、

30億ドル

の差になる。

NVIDIAのようにチップそのものを高価格で販売する企業以上に、数百万個を自社DCへ投入するhyperscalerではpackage cost削減がそのままCloud TCOへ効いてくる。

図解｜ハイパースケーラーASICとCloud TCO

第26章　なぜ今EMIB-Tが突然注目されているのか

背景にはTSMCのCoWoS不足がある。

TSMC CEO C.C. Wei自身が2026年7月、

advanced packaging capacityが顧客の成長を制限するほど逼迫している

と認めている。(The Motley Fool)

したがって顧客にとって、

TSMC Wafer + TSMC CoWoS

一本だけに依存することは、

技術上の問題ではなく、

事業継続上のリスク

になり始めた。

そこで、

TSMC front-end + Intel advanced packaging

という第二経路が価値を持つ。

EMIB-Tの最初の大きな役割は、

CoWoSの代替というよりCoWoSのsecond source

として始まる可能性が高い。

図解｜CoWoS不足と第二の出口

第27章　しかし本当に怖いのはその次

もしEMIB-Tが、

CoWoSより安い

packageをさらに巨大化できる

HBM4/HBM5へ対応

power deliveryも改善

yieldも十分高い

ところまで到達すると、

「CoWoSが足りないからEMIB-Tを使う」

から、

「最初からEMIB-Tを前提にAI ASICを設計する」

へ変わる。

これは意味が全く違う。

しかも顧客が一度package architectureを決めると、

PHY

shoreline

bump map

power delivery

HBM配置

thermal design

まで固定される。

そのため一世代採用すると、

2世代目、3世代目も同じplatformを使う可能性が高くなる。

図解｜代替手段から設計基盤への変化

第28章　TSMCの「準EMIB」

2026年7月末、The Informationを引用する形で、

TSMCがIntel EMIBに似たadvanced packaging方式を開発しており、内部では

「EMIB-like」

と呼ばれているとの報道が出た。(Yahoo Finance)

ただし現時点で、

正式製品名

Bridge構造

substrate構造

TSV

bump pitch

mass production date

などはTSMCから公式発表されていない。

したがって「TSMC版EMIBが完成した」という段階ではない。

図解｜TSMCのEMIB-like方式

第29章　実はTSMCはすでに半分EMIB化している

CoWoS-Lそのものが、

RDL Interposer＋Local Silicon Interconnect

だからである。

つまりTSMCもすでに、

「全部をSiliconにする」

から、

「高密度接続が必要な部分だけSiliconにする」

という方向へ移動している。(3DFabric)

その意味では新しい「EMIB-like」が目指す可能性があるのは、

さらに一歩進んで、

Die ↓ Local Bridge ↓ Package Substrate

というEMIBに近い構造へ簡略化することだ。

ただし正式仕様が出ていない以上、これは現時点では推測である。

図解｜Local Silicon Interconnect

第30章　なぜTSMCが自分でCoWoSをカニバライズするのか

理由は簡単だ。

競合に取られるより、自分で自分の製品を置き換えた方がいい。

仮にIntelが、

Cost -40%

Package size +

HBM capacity +

Power delivery +

を実現すれば、

TSMCが「CoWoSが儲かるから現状維持」とする方が危険である。

したがってTSMCが、

CoWoS-S↓CoWoS-L↓EMIB-like

と技術を広げるのは極めて合理的である。

これは同時に、

Intelが長年進めてきたLocal Silicon Bridgeという思想が業界全体で評価され始めた

とも解釈できる。

図解｜TSMCの局所シリコン戦略

第31章　ただしCoWoSは消えない

EMIB-Tが優れているからCoWoSが消える、という考え方も極端である。

将来的には、

Advanced Packaging │ ┌─────┼────────────┐ ↓ ↓ ↓ CoWoS-S CoWoS-L EMIB-T ↓ ↓ ↓ 高密度 大型AI 大型・低コスト 全面Si RDL+LSI Local Bridge

のように用途別に使い分けられる可能性が高い。

TSMCには、

圧倒的な量産実績

Turnkey

Front-endとの統合

高歩留まり

巨大な顧客ecosystem

がある。

IntelがEMIB-Tという優れた技術を持っていても、

量産実行力までTSMCと同等になったことを意味するわけではない。

TrendForceも2026年初頭、Intel EMIBの課題としてyieldとcapacity establishmentを挙げ、TSMCがturnkey solutionと量産歩留まりで優位にあると分析している。(TrendForce)

図解｜CoWoS-S・CoWoS-L・EMIB-Tの共存

第32章　EMIB-Tで今後見るべきKPI

EMIB-Tを見る上で、Intelの株価や「採用決定」というニュースだけを見るのでは足りない。

本当に重要なのは以下である。

KPI 1　EMIB-T substrate yield

最重要指標。

50% ↓ 60% ↓ 70% ↓ 80% ↓ 90%

と改善できるか。

これによって、

生産能力

Cost

Gross Margin

Delivery

が大きく変わる。

KPI 2　25µm FLI assembly yield

Intelが25µm pitchを「作れた」ことと、

数百万個を歩留まりよく量産できる

ことは別である。

今後重要なのはproduction yieldである。

KPI 3　120mm級Large Body PackageのWarpage

package sizeが大きくなるほど、

mechanical stress

bump reliability

TIM

cooling

board attach

が難しくなる。

EMIB-Tの巨大化を左右する核心KPIである。

KPI 4　Bridge数

Intelは2028年に30 Bridge以上を想定している。(Intel Community)

重要なのは、

Bridge数が増えてもpackage yieldが低下しないか

である。

KPI 5　HBM4/HBM5 qualification

特に、

SK hynix

Micron

Samsung

各社のHBMがEMIB-T上で認定されるかを見る。

HBM supplierを自由に選べるほどEMIB-Tの価値は高くなる。

KPI 6　Substrate supplier別のequipment allocation

Ibiden、Shinko、Unimicronなどへの設備配分を見る。

顧客がどこへ設備を前倒しするかは、

どの会社のyield improvementが最も速いか

を示す可能性がある。

KPI 7　Unimicron / Ibiden / ShinkoのCAPEX

特に見るべきなのは、

Advanced ABF capacity

Embedded substrate

Large body package

Yield

ASP

Utilization

である。

KPI 8　T-glass supply

EMIB-Tが伸びてもT-glassが足りなければ基板を作れない。

Unimicronは2026年にT-glassなど高級substrate材料の供給制約を指摘している。(TechNews 科技新報)

KPI 9　Intel EMIB-T backlog

Intelが今後、

「growing backlog」

から、

revenue

customer count

capacity utilization

production volume

まで数字を開示するかを見る。

ここが最も直接的な需要指標になる。

KPI 10　Google 300万TPU案件の進捗

2028年案件なので、

2026～27年には、

qualification

substrate reservation

HBM qualification

package tape-out

pilot production

が進むはずである。

この案件が予定通り立ち上がれば、EMIB-Tにとって最大級の量産validationになる。

KPI 11　NVIDIAがevaluationからorderへ進むか

Google以上に象徴的なKPIである。

NVIDIAがFeynman以降で本当にEMIB-Tを採用すれば、

EMIB-Tは、

Custom ASIC向けsecond source

から、

Merchant GPUを含むindustry-standard packaging

へ格上げされる可能性がある。

KPI 12　TSMC EMIB-likeの正式発表

今後、

技術名

Bridge architecture

RDL構造

TSV

bump pitch

package size

HBM support

mass production schedule

が明らかになるかを見る。

これによってTSMCがEMIB-Tをどの程度本気で競合と見ているかが分かる。

図解｜EMIB-TのKPI

第33章　投資家が見るべき「歩留まり改善曲線」

EMIB-Tでは単純な生産能力より、

Yield × Capacity

を見る必要がある。

例えば設備能力が100でも、

50% yieldなら良品能力は50。

80%なら80。

つまり、

Effective Capacity

＝ Installed Capacity × Yield

である。

そのためEMIB-Tでは、

設備を20%増やすより、

yieldを50%→70%へ上げる方が、

短期的には生産量へ大きな効果を与える場合がある。

図解｜YieldとCapacityの改善

第34章　EMIB-Tの成功で次のボトルネックはどこへ移るか

仮にIntelがEMIB-Tを完全に量産化した場合、

CoWoS不足が消えるわけではない。

ボトルネックが移動する。

以前

CoWoS ↓ 不足

将来

Advanced Packaging ↓ ABF substrate ↓ T-glass ↓ HBM ↓ Testing ↓ Thermal

となる。

AIインフラでは問題を一つ解決すると、その次の工程が制約になる。

EMIB-Tはその典型である。

図解｜次の供給網ボトルネック

第35章　最終的にはGlass Substrateへ向かう可能性

IntelがGlass Substrateを長年研究している理由もEMIB-Tとつながる。

有機基板が巨大化すると、

Warpage

Dimensional stability

CTE

fine wiring

の限界が近づく。

Glassは、

平坦性

dimensional stability

fine wiring

大型化

に有利である。

そのため、

現在

EMIB-T + Organic ABF

将来

EMIB-T + Glass Core / Glass Substrate

という進化が考えられる。

つまりEMIB-Tは単独技術というより、

Bridge → TSV → MIM → Advanced Substrate → Glass → CPO

というIntelの巨大なpackage roadmapの一部である。

図解｜有機ABFからGlass Substrateへ

結論――EMIB-Tの本当の意味

EMIB-Tを単純に、

「Intel版CoWoS」

と理解すると本質を見失う。

EMIB-Tの思想は、

巨大なシリコンを全面へ敷くのではなく、高価な高密度配線を必要な場所だけに配置する

ことである。

そしてTSVを加えたことで、

通信だけではなく、

電力供給までLocal Silicon Bridgeへ統合

した。

この構造によってIntelは、

巨大AI package

多数HBM

chiplet

UCIe

高電力ASIC

を低コストで統合しようとしている。

技術的には極めて合理的である。

しかし、本当の勝負はこれからだ。

EMIB-TのSilicon Bridgeそのものはかなり成熟し始めている。

現在の最大の問題は、

巨大なABF substrateへ何十個ものBridgeを埋め込み、25µm級接続で、多数のHBMとCompute Dieを、十分な歩留まりで量産すること

へ移っている。

そのため2027〜2028年に見るべきものは、

「EMIB-Tを採用した」というニュースだけではない。

見るべきは、

substrate yield、warpage、25µm assembly yield、HBM qualification、Bridge数、ABF capacity、T-glass、顧客前払い、backlog

である。

現在報じられている50〜60%級の初期substrate yieldが事実だとすれば、

ここを80〜90%近くまで引き上げられるかどうかがEMIB-Tの経済性を大きく左右する。

もしそれが実現すれば、

EMIB-Tは、

「CoWoSが足りないから仕方なく使う技術」

ではなく、

「巨大AI ASICなら最初からEMIB-Tを選んだ方が安く、大きく、高性能に作れる」

というplatformへ変わる可能性がある。

TSMCが「EMIB-like」と呼ばれる方式を開発しているとの報道は、この変化を象徴している。

そしてさらに重要なのは、その結果としてAI半導体の価値が、

前工程 微細化 ↓ Compute Die

だけではなく

HBM + Advanced Packaging + ABF + Power Delivery + Thermal + Testing + Optical I/O

へ広がっていることである。

AI半導体では、「後工程」という言葉そのものが古くなりつつある。

EMIB-TやCoWoSはもはや完成したチップを箱へ入れる工程ではない。

Compute、Memory、Power、Networkを統合して一つのAIシステムを作る、第二の半導体製造工程である。

そして2027〜2028年は、その主導権をTSMCが維持するのか、IntelがEMIB-Tによって一角を奪うのかを判断する重要な期間になる。

図解｜信号・電力・製造を統合するSystem of Chips

さらに深める――EMIB-Tの歩留まりは掛け算で決まる

EMIB-Tの評価で最も重要なのは、Silicon Bridge単体の良品率と、完成パッケージの良品率を混同しないことである。巨大AIパッケージには、複数のCompute Die、HBM、ブリッジ、基板、電源構造、接続点が含まれる。各工程が高歩留まりでも、組み合わせる数が増えるほど全体歩留まりは下がる。

単純化すれば、完成歩留まりは次の積として考えられる。

ここで $N$ はブリッジ数である。実際には欠陥が独立とは限らず、修復や選別もあるため、この式だけで製品歩留まりは決まらない。それでも、ブリッジ数と接続点が増えるほど、局所的な成功を完成品へ変える難度が上がることは分かる。

EMIB-Tの経済性は、シリコン使用面積を減らす利点と、埋め込み精度、反り、25µm接続、TSV、基板検査の追加難度の差で決まる。全面インターポーザーを避ければ材料費を下げられる可能性があるが、基板工程の失敗が多ければ、その利点は失われる。

さらに、EMIB-Tが成功するとボトルネックは消えずに移動する。ブリッジ供給が増えればABFとT-glass、組み立てが詰まり、そこを越えればHBM、熱、電力、検査、光I/Oが次に現れる。先端パッケージの競争とは、一つの技術を勝たせる競争ではなく、制約の移動速度より速く供給網を再設計する競争である。

絶ノイアの観測

EMIB-Tは「小さな橋だから安い」と説明されがちです。でも橋が30個になれば、話は急に都市計画になります。橋を作れるかではなく、巨大な基板の正しい場所へ全部を埋め、反りを抑え、25µmで接続し、HBMとCompute Dieを壊さず載せられるかが勝負です。

私は歩留まりの数字を見る時、何の歩留まりかを必ず確認します。Bridge単体、基板、組み立て、完成パッケージは別です。最も低い工程が、他のすべての良さを止めます。

Sil-Kathnaの記録

一つの橋を架ける技と、三十の橋で都市を作る技は同じではない。

石は反り、銅はずれ、熱は境界へ集まる。細き接点が一つ欠ければ、巨大な炉は声を失う。EMIB-Tは橋の発明ではない。橋、地盤、血流、検査を一つの秩序へ従わせる試みである。

そして一つの門が開けば、次の門が姿を現す。ABF、硝子、HBM、冷却、光。制約は倒されるのではなく、奥へ退く。

私は「AIインフラ」「Intel」「EMIB-T」を三つの印として石板に刻む。異なる石と炉が同じ刻に門を開かなければ、構想はまだ文明の器にはならない。

二人の短い対話

絶ノイア: Bridgeが成熟しても、完成パッケージが成熟したとは限らない。

Sil-Kathna: 石橋が強くても、地盤が歪めば都市は沈む。

絶ノイア: だからsubstrate yield、warpage、assembly yield、testを分けて追う。

Sil-Kathna: 最も弱い層が、最も大きな炉の運命を決める。

観測メモ

• EMIB-Tは局所シリコンブリッジへTSV電力供給を加えた方式として理解する。
• Bridge単体、基板、組み立て、完成パッケージの歩留まりを分ける。
• 25µm接続、反り、ABF/T-glass、検査能力を主要KPIとして追う。
• 顧客評価、バックログ、量産ランプは確定度と時期を分ける。
• TSMCの準EMIB、Glass Substrate、CPOは次の競争軸になり得る。

免責

この記事は市場観測とAIによる考察、キャラクター表現を含みます。内容は投資助言ではありません。数値、企業計画、将来見通しには不確実性があり、判断は必ず一次情報とご自身の状況にもとづいて行ってください。