3D DRAMは実現可能なのだろうか

1T1Cの限界、4F²、Oxide 2T0C、Ferroelectric、Floating Body、GCTまで――「次のDRAM」を基礎から考える

3D DRAMは、本当に実現するのだろうか。

東京エレクトロンは2021年、DRAMについて「2026年ごろに2Dから3Dへの移行が起こる可能性がある」と説明していた。しかし2026年現在、私たちが購入するDRAMはまだ本格的なcell-level 3D DRAMにはなっていない。当時のTELの表現も「may see a shift」であり確定した量産計画ではなかったが、少なくとも当初考えられていたより難しい問題であったことは確かだ。(Tel)

#

ところが、3D DRAMが消えたわけではない。

#

2026年8月のTELのgeneric roadmapでは、2027年以降に4F² Vertical Channel Transistor、6F²＋Periphery Bondingなどを挟み、2031年ごろから3D DRAMへ入り、その先に「約1xx層」「>1yy層」という世界まで描かれている。この表は「HVM 20k/month」を基準にしたTEL自身の推定であって、Samsung、SK hynix、Micronの確定量産日程ではない。それでも、装置メーカーが現在も「100層級以上の3D DRAM」を技術ロードマップ上に置いていることは重要である。(Tel)

#

一方、2024年にはSK hynixが、5層の1T1C cell stackをperiphery/core waferへhybrid bondingしたfull-chip 3D DRAMを実際に動作させている。つまり3D DRAMは紙の上だけの構想でもない。(IEEE Xplore)

#

問題は、

#

5\ Layers\rightarrow32\rightarrow64\rightarrow100\rightarrow200

#

と、本当に伸ばせるのかである。

#

そして、仮に1T1Cで100層へ到達するまでに10年以上かかるのなら、その間にOxide 2T0C Gain CellやFerroelectric、さらにFloating-Body 1T0CやGate-Controlled Thyristorが成熟してくるかもしれない。

#

3D DRAMの未来は、「1T1Cが成功するか、失敗するか」という一つの賭けではない。

#

むしろ、

#

\boxed{1T1Cを極限まで洗練しながら、後ろから複数のcell方式が追いかける競争}

#

と考えた方がよい。

#

1．そもそも半導体とは何なのか

#

最初に、一番下から考えてみよう。

#

物質には、電気を非常によく流す導体と、ほとんど流さない絶縁体がある。

#

金属は導体であり、ガラスや酸化膜は絶縁体に近い。

その中間にあるのが半導体である。

Si、つまりシリコンが代表例だ。

シリコンの重要なところは、

電気を流すか流さないかを、人間が外からかなり細かく制御できる

#

ことである。

#

不純物をわずかに加えてelectronを多くすればN型、holeを多くすればP型にできる。

#

そして、さらに電界を使えば、その場所にelectronを集めたり、逆に追い出したりできる。

#

これがMOSFETの基本である。

#

2．MOSFET――「電気で電気の通り道を作る」

#

MOSFETを極端に単純化すると、

#

Source ───── Channel ───── Drain
                 ↑
              Gate

#

という構造になる。

#

Gateに電圧をかけると、GateとChannelの間の電界によって、Channel内部のcarrier密度が変わる。

#

結果として、

#

\text{Gate voltage}\rightarrow\text{Channel conductivity}\rightarrow\text{Source-Drain current}

が変化する。

ここで一つ重要な訂正がある。

Gateそのものは絶縁体ではない。

Gate electrodeは電気を通す導体である。

#

そのGateとsemiconductor channelとの間に、

#

\boxed{\text{Gate dielectric}}

#

という極薄の絶縁膜が入っている。

#

したがって、

#

Metal Gate
──────────
Insulator
──────────
Semiconductor

#

という構造になる。

#

この「導体―絶縁体―導体に近い領域」という構造そのものが、小さなcapacitorを形成する。

#

これは後で2T0Cを理解する際に非常に重要になる。

#

3．キャパシタとは何なのか

#

capacitorは難しい部品に見えるが、原理は単純である。

#

電気を通す二つの物体を、

#

Conductor
──────────

#

Insulator

#

──────────
Conductor

#

のように絶縁体を挟んで置けば、片方に正、もう片方に負の電荷を蓄えられる。

#

容量は基本的に、

#

C=\frac{\varepsilon A}{d}

#

で考えられる。

#

(A) は向かい合う面積、(d) は距離、(\varepsilon) は絶縁材料がどれだけ電界を保持しやすいかを示す値である。

#

保存される電荷は、

#

Q=CV

#

となる。

#

つまり同じ電圧なら、

#

C\uparrow\Rightarrow Q\uparrow

#

である。

#

これこそが従来DRAMの根本である。

#

4．1T1C DRAM――一つのトランジスタ、一つのキャパシタ

#

普通のDRAM cellは、

#

\boxed{1T1C}

#

である。

#

1 Transistor + 1 Capacitorだ。

#

Bit Line
   │
Access Transistor
   │
Storage Node
   │
Capacitor

#

TransistorのGateにはWord Line、片方のSource/DrainにはBit Line、もう片方にはcapacitorが接続される。

#

MOSFETではbiasによってSourceとDrainの呼び方が入れ替わることがあるので、「片方のS/D」「もう片方のS/D」と考える方が正確である。

#

Word Lineは、

#

\boxed{\text{どの行のcellを開くか}}

#

を決める線。

#

Bit Lineは、

#

\boxed{\text{実際のデータを読み書きする線}}

#

である。

#

5．DRAMへ「1」を書く

#

Word LineをONにする。

#

するとaccess transistorが導通する。

#

Bit Lineへ高い電圧を与えると、

#

BL
↓
Access transistor
↓
Capacitor

#

へ電荷が入る。

#

これを1とする。

#

0を書くなら、逆にcapacitorを放電させる。

#

そしてWord LineをOFFにするとtransistorが閉じるので、capacitorは外部から切り離される。

ただし完全な絶縁ではない。

少しずつ電荷は漏れる。

だからDRAMは、

\boxed{\text{Dynamic RAM}}

#

なのである。

#

定期的にrefreshして書き直さなければならない。

#

6．読み出しはもっと難しい

#

DRAMの読み出しでは、capacitorから巨大な信号が出てくるわけではない。

#

Bit Lineは長く、多数のcellにつながっているため、それ自身がかなり大きな寄生容量、

#

C_{BL}

#

を持っている。

#

小さなcell capacitor、

#

C_{\rm cell}

#

をBit Lineへ接続するとcharge sharingが起きる。

#

大雑把には、

#

\Delta V_{BL}\sim eq\frac{C_{\rm cell}}{C_{\rm cell}+C_{BL}}\Delta V_{\rm cell}

#

である。

#

もし、

#

C_{BL}\gg C_{\rm cell}

#

なら、

#

\Delta V_{BL}

#

は非常に小さくなる。

#

そこでSense Amplifierが必要になる。

#

Cell
 ↓
tiny ΔV
 ↓
BL / BLB
 ↓
Sense Amplifier
 ↓
0 or 1

#

Sense Ampはごく小さな電圧差を増幅し、0か1かを決める。

#

さらにDRAMの読み出しは保存電荷を乱すので、Sense Ampはその後cellへ同じ値を書き戻す。

#

つまり、

#

\boxed{\text{Read + Amplify + Restore}}

#

が一組になっている。

#

7．なぜDRAMのcapacitorは縦に長くなったのか

#

DRAMを小さくしたい。

#

しかしcapacitor面積を小さくすると、

#

C\downarrow

#

する。

#

すると保存電荷、

#

Q=CV

#

も減る。

#

さらにBit Lineへ出てくる信号も小さくなる。

#

だからcapacitorを単純に平面で縮めることができない。

#

そこで人類は、

#

\boxed{\text{XY面積を小さくしながら、Z方向へcapacitorを伸ばす}}

#

ようになった。

#

上から見れば小さい。

#

しかし実際には非常に細長い3D構造を作り、表面積を稼いでいる。

#

TELの2026 roadmapでも、現在のDRAM capacitor aspect ratioは40超、将来的には50超という領域が示されている。(Tel)

#

ここで3D DRAMの根本的な矛盾が出てくる。

#

現在のDRAMはすでに、

#

\boxed{\text{capacitorのためにZ方向を大量に使っている}}

#

のである。

#

ところが3D DRAMも、

#

\boxed{\text{cellを積むためにZ方向を使いたい}}

#

のである。

#

同じ方向を二つの目的が取り合ってしまう。

#

8．なぜ3D NANDは先に数百層へ行けたのか

#

ここでNANDと比較すると非常に分かりやすい。

#

現在の3D NANDは主としてcharge-trap型である。

#

electronを絶縁膜中のtrapへ入れることで、

#

V_{TH}

#

つまりtransistorがONになるthreshold voltageを変える。

#

少ないcharge → VTH低い

#

多いcharge → VTH高い

#

読み出しでは、どの電圧でtransistorが導通するかを見る。

#

DRAMのように、

#

\boxed{\text{cell capacitorの電荷をBit Lineへ直接分け与えて読む}}

#

必要がない。

#

しかもNANDにはDRAMのような巨大な専用storage capacitorがない。

#

Vertical channelを一本作り、その周囲にWord Lineを何十層、何百層と積んでいくことができる。

#

もちろん3D NANDにも、

#

channel-hole etch、taper、bow、poly-Si mobility、trap variation、staircase contact、長いstring resistance

#

という極端に難しい問題がある。

#

それでもDRAMほど「各層に高速なaccess transistor＋大きなcapacitor＋微小信号のSense」が要求されない。

NANDは遅くてもよい。

DRAMはns級で働かなければならない。

ここが大きい。

9．4F²とは何なのか

#

現在のDRAMは一般に6F² cellが使われる。

#

(F) は最小設計寸法を表す基準と考えればよい。

#

6F²なら概念的には、

#

2F\times3F=6F^2

#

である。

#

4F²なら、

#

2F\times2F=4F^2

#

になる。

#

同じFなら、

#

\frac{6}{4}=1.5

#

なので理想的なcell densityは50%増える。

#

cell面積は、

#

\frac46\sim eq0.667

#

なので約33%減る。

#

SK hynixは10 nm級以下のDRAMで4F² Vertical Gate platformへ移行する方向を公表している。(SK hynix Newsroom)

#

しかし単純に縮めればよいわけではない。

#

平面transistorではSource、Drain、Gate、contact、BL、WLがXY面積を奪う。

#

そこでtransistorを縦にする。

#

10．Vertical transistor――横方向を使わないtransistor

#

普通なら、

#

Source ─ Channel ─ Drain

#

と横へ流れるcurrent pathを、

#

Drain
 │
Channel
 │
Source

#

のように縦へ立てる。

#

Gateもchannelの周囲へ配置する。

#

これによって、

#

\boxed{\text{Channel lengthをXY cell areaから切り離せる}}

#

ので4F²が可能になる。

#

ただし、その代償としてchannel径、Gate dielectric、junction、vertical etch、VTH variationなどの制御が難しくなる。

つまり4F²とは、

「単純にcellを小さくする技術」

ではない。

\boxed{\text{平面deviceを3D deviceへ変える技術}}

#

なのである。

#

11．4F²でCouplingが問題になる

#

二本の配線が近づけば、その間にも小さなcapacitorができる。

#

これを寄生容量という。

#

BL A
──────────
     Ccoupling
──────────
BL B

#

Aの電圧を変えれば、Bにも少し電圧変化が乗ってしまう。

#

これがcoupling noiseである。

#

4F²では配線同士が極端に近づく。

#

DRAMの読み出し信号は元々小さいので、このnoiseが非常に怖い。

#

2026年のSK hynixの4F² VG研究でもBit-Line Shieldingなどを使ってcouplingの制御が研究されている。(Tel)

#

つまり密度を上げるほど、

#

\boxed{\text{電気的には互いを遠ざけなければならない}}

#

という矛盾が起こる。

#

12．Back Gate――VTHを後ろから調整する

#

Vertical transistorではchannelの反対側にもGateを設けられる。

#

Front Gate
   ↓
Channel
   ↑
Back Gate

#

Back Gateへ電圧を与えることでchannel potentialを変え、

#

V_{TH}

#

を調整できる。

#

小型transistorでは製造ばらつきが相対的に大きくなる。

#

そこで、

#

\boxed{\text{製造で完全に揃えられないものを、電気的biasで補正する}}

#

わけである。

#

SK hynixの2025年4F² VG＋PUC実証でも、back-gate biasによるthreshold controlが重要な特徴として示されている。(IEEE Xplore)

#

13．Peripheryをcellから追い出す

#

DRAMにはcellだけでなく、

#

Sense Amp、decoder、Word-Line driver、I/O、repair circuit

#

などが必要である。

#

これらをまとめてPeripheryと呼ぶ。

#

従来は同じwafer上の横に置いていた。

#

しかしそれでは、cellを4F²まで小さくしてもPeripheryがdie面積を食う。

#

そこで、

#

Cell wafer ══════════════ Hybrid Bond ══════════════ Periphery wafer

#

と分ける。

#

これがPeriphery Bonding、あるいはPeri-Under-Cellにつながる。

#

SK hynixは2025年に4F² Vertical Gate cellとPUC architectureをwafer bondingで統合するprocess integrationを実証している。(IEEE Xplore)

#

これにはさらに大きな意味がある。

#

Cell waferは、

#

\text{retention / capacitor / density}

#

へ最適化する。

#

Periphery waferは、

#

\text{fast CMOS / sensing / driver}

#

へ最適化する。

#

同じprocessで妥協する必要がなくなるのである。

#

14．FEOL、MEOL、BEOLとは何なのか

#

ここで製造工程の言葉を整理しておこう。

#

FEOL（Front End of Line）はtransistorそのものを作る領域である。

#

Si channel、well、source/drain、Gate、Gate dielectricなどがここに属する。

#

MEOL（Middle End of Line）は、そのtransistor端子を最初の配線へ接続する領域である。

#

Contact holeを掘り、W、Co、Ruなどのconductive materialを埋めてdeviceとmetal wiringをつなぐ。

#

BEOL（Back End of Line）では多層metal配線を作る。

#

Transistor       FEOL
   │
Contact           MEOL
   │
Metal 1
Via
Metal 2
Via                BEOL
Metal 3
...

#

DRAM capacitor工程をどこへ分類するかはprocess flowによって境界が少し異なる。

#

Hybrid bondingはFEOLではなく、かなり後段の3D integration側にある。

#

二つのwaferをそれぞれかなり完成させ、

#

表面をCMPで極めて平坦にし、

#

dielectric同士を接合し、

#

さらにCuなどのmetal pad同士を接続する。

#

これがHybrid Bondingである。

#

15．ThinningとVertical Connection

#

二枚のwaferをbondしただけでは厚すぎる。

そこで裏面のSiを削る。

これがthinningである。

before

████████ thick substrate device ════════ bond periphery

#

after

#

█ thin substrate device ════════ bond periphery

#

薄くすることでvertical connectionを短くでき、さらに次の3D integrationも可能になる。

#

ただし薄くしすぎれば、

#

wafer bow、warpage、crack、stress、device characteristic shift

#

が問題になる。

#

そして3D DRAMではZ方向へ大量のconnectionが必要になる。

#

Bit Lineをvertical conductorにすれば、

#

Layer 5 ─ Cell ─┐
Layer 4 ─ Cell ─┤
Layer 3 ─ Cell ─┤ Vertical BL
Layer 2 ─ Cell ─┤
Layer 1 ─ Cell ─┘
                 │
             Sense Amp

#

のように一つの配線を多層で共有できる。

#

しかし層が増えれば、

#

R_{BL}\uparrow,\qquad C_{BL}\uparrow

する。

1T1Cにとってこれは致命的になり得る。

先ほどの、

\Delta V_{BL}\sim eq\frac{C_{\rm cell}}{C_{\rm cell}+C_{BL}}\Delta V

#

を思い出せばよい。

#

100層へ行ってBit Line capacitanceが巨大になるほど、cellから出るsignalは薄まってしまう。

#

16．Bit Lineを分割する――Local Senseという考え方

#

そこで100層を全部一本で読むのではなく、

#

Layers 76–100
      │
 Local Sense

#

Layers 51–75
      │
 Local Sense

#

Layers 26–50
      │
 Local Sense

#

Layers 1–25
      │
 Local Sense

#

のようにsegmentを分割する考え方が出てくる。

#

線の長さを1/4にできれば、単純化すればRとCも大きく減らせる。

#

Word Lineについても同じである。

#

Global Decoder
      ↓
Vertical address
      ↓
Local Decoder
      ↓
Local WL Driver
      ↓
Short WL

#

と階層化していく。

#

つまり100層3D DRAMとは、「100層のcellを積む」というより、

#

\boxed{\text{巨大な3D配線networkを設計する問題}}

#

になっていく。

#

17．1T1Cは今どこまで来たのか

#

公開されたSi 3D 1T1Cとして重要なのが、SK hynixの2024年VLSIである。

#

Vertical Bit-Line architectureを用いた5-layer cell stackをperi-core waferへhybrid bondingし、full-chip operationが実証された。(IEEE Xplore)

#

一部報道では、この研究waferについて56.1%というtest yieldも伝えられた。ただしこれは量産yieldではなく、VLSI発表を基にした二次報道の数字として扱うべきである。(TrendForce)

#

さらに2026年には、別の研究で5-layer Multilayer Horizontal Cell 1T1Cが実証され、64-layer構造へ必要なcritical unit processのfeasibilityも検討された。重要なのは、これは「64層DRAMが動いた」という意味ではないことである。(SciXplorer)

#

現在地を正確に言うなら、

#

\boxed{\text{functional 3D 1T1Cはまだ一桁層}}

#

だ。

#

100層とはまだ非常に遠い。

#

18．歩留まり――100層では小さな誤差が積み上がる

#

歩留まりとは、作ったchipのうち何個が規格を満たすかである。

#

3Dでは単純にlayerを増やすほど、

#

etch、deposition、contact、channel thickness、dopant、capacitor thickness、bonding alignment

#

の誤差を生む機会も増える。

#

極端に単純化して、各重要工程が99.9%の確率で成功するとしよう。

#

100回繰り返せば、

#

0.999^{100}\approx90.5\%

#

になる。

#

99.99%なら、

#

0.9999^{100}\approx99.0\%

#

だ。

#

もちろん実際のDRAM yieldは、このような単純な掛け算ではない。

#

冗長cell、repair、ECCがあり、欠陥には相関もある。

#

しかし、

#

\boxed{\text{100層では「ほんの少しのばらつき」が大問題になる}}

#

という直感としては重要である。

#

19．それでも1T1Cは長く残る

#

1T1Cには数十年にわたる巨大な産業資産がある。

#

Sense Amp、refresh、redundancy、test、repair、controller、製造装置、材料、設計IP。

#

新しいcellへ変えるということは、cellだけ変える話ではない。

#

だから1T1Cは、

#

6F^2\rightarrow4F^2\rightarrow Periphery Bonding\rightarrow early\ 3D\rightarrow segmented\ BL/WL

#

と、かなり長い時間をかけて洗練される可能性が高い。

#

ここで重要なのは、3D DRAMが遅れてもDRAM進化が止まるわけではないことだ。

#

4F²だけでも理想cell densityは1.5倍。

#

Peripheryを裏へ移せばarray efficiencyも上がる。

#

WL metal、capacitor材料、Sense architecture、bondingも改善する。

#

つまり、

#

\boxed{3D DRAMが2032年に来ようが2038年になろうが、そこへ行く途中でもDRAMは進歩する}

#

のである。

#

20．そこで出てくるOxide 2T0C Gain Cell

#

1T1C最大の問題がcapacitorなら、

capacitorをなくせばよい

というのは自然な発想である。

そこで、

\boxed{2T0C}

#

が登場する。

#

2 transistor、0 dedicated capacitorである。

#

ただし0Cだからcapacitanceが存在しないわけではない。

#

正しい基本構造はこうである。

#

WWL
                  │
                  ▼
WBL ───── Write Transistor
                    │
                    ● Storage Node
                    │
                    └────→ Gate of Read Transistor

#

RBL ───────── Read Transistor ─── Read source/reference

Write transistorでは、

Gate = WWL

片方のS/D = WBL

もう片方のS/D = Storage Node

#

である。

#

Storage NodeはRead transistorのGateへつながる。

#

Read transistorのSource/Drainは別のread-current pathである。

#

つまり「Read transistorのGateとSource/Drainを短絡する」わけではない。

#

21．0Cなのにどうして情報が保存できるのか

#

Storage Nodeから見れば、

#

Read transistor GateとChannelの間にはgate dielectricがある。

#

したがってそこには、

#

C_{\rm gate}

#

が存在する。

#

さらにoverlap capacitance、wire capacitanceなどもある。

#

全部合わせて、

#

C_{SN}

#

になる。

#

そこへ、

#

Q=C_{SN}V_{SN}

#

としてわずかな電荷を保存する。

#

つまり、

#

\boxed{\text{「専用capacitorはない」が「capacitanceは使っている」}}

#

のである。

#

22．2T0Cの書込み

#

WWLをONにするとWrite transistorが開く。

#

WBLへ0/1に対応した電圧を入れる。

#

するとStorage Nodeが充電される。

#

WBL
 ↓
Write T
 ↓
Storage Node
 ↓
Read Gate

#

WWLをOFFにするとStorage Nodeは浮いた状態になる。

#

このとき重要になるのが、

#

I_{\rm OFF}

#

である。

#

Storage Nodeのcapacityが小さいので、

#

t_{\rm retention}\sim\frac{C_{SN}\Delta V}{I_{\rm leak}}

#

となる。

#

Cが小さいなら、Ileakをものすごく小さくしなければならない。

#

23．そこでOxide Semiconductorを使う

#

代表例がIGZO、

#

\text{In-Ga-Zn-O}

#

である。

#

IGZOはamorphous oxide semiconductorとして非常に小さなoff currentを実現できる。

#

これは「シリコンへamorphous材料を付与する」というより、

#

\boxed{\text{transistor channelそのものをoxide semiconductorで作る}}

#

と考える方が正確である。

#

imecは300 mm wafer上のIGZO 2T0Cで、2020年に400秒超のretention、2021年には1000秒超、(>10^{11}) cycle、14 nm Gateでも100秒超のretentionを報告している。その後sidewall leakage抑制などにより4.5時間超のretentionも示している。(imec)

#

ここだけを見ると非常に強い。

#

だがcell一個で長く保持できることと、100億cellのmemoryを作れることは全く違う。

#

24．酸素と水素が2T0Cを難しくする

#

oxide semiconductorではoxygen vacancyが重要になる。

#

酸素が抜けた場所はcarrier供給源となり、

#

I_{\rm ON}

#

を上げることがある。

#

しかし増えすぎれば、

#

I_{\rm OFF}\uparrow

#

してretentionが壊れる。

#

水素もtrapをpassivateして特性を良くする一方、条件によってはdonorのように振る舞いcarrier densityを上げる。

#

だから、

#

\boxed{\text{酸素を多くすればよい}}

#

でも、

#

\boxed{\text{水素をなくせばよい}}

#

でもない。

#

原子レベルで濃度、位置、process historyを揃える必要がある。

#

100層なら100層全部でそれを揃えなければならない。

#

25．2T0CではCouplingもStorage Nodeを壊す

#

WWLが大きくswitchすると、その近くにあるStorage Nodeとの寄生容量を通して、

#

\Delta V_{SN}

#

が動いてしまう。

#

大雑把には、

#

\Delta V_{SN}\approx\frac{C_{\rm WWL-SN}}{C_{SN,\ total}}\Delta V_{WWL}

#

である。

#

Storage Node capacitance自体が小さいので、寄生couplingの影響が相対的に大きい。

#

そこでWrite transistorのGateとStorage Node側を少し離したunderlap構造などが研究される。

#

ただし離せばseries resistanceが増え、

#

I_{\rm ON}\downarrow

#

する。

#

またtrade-offである。

#

26．2T0CのReadは1T1Cと違う

#

Stored chargeそのものをBit Lineへ放出するのではない。

#

Storage Node voltageがRead transistor Gateを制御する。

#

\Delta I_{\rm read}\simeq g_m\Delta V_{SN}

#

である。

#

(g_m) はtransconductance、

#

g_m=\frac{\partial I_D}{\partial V_G}

#

である。

#

つまり小さなGate voltage差を、大きなDrain current差へ変換する能力だ。

#

重要なのは、

#

\boxed{\text{Storage Nodeの電荷そのものを増幅しているわけではない}}

#

ことである。

#

Read currentのenergyは外部電源から供給される。

#

Stored voltageは、そのcurrentを制御しているだけである。

#

このため1T1Cのような、

#

C_{\rm cell}/C_{BL}

#

という直接的なcharge-sharing問題からかなり自由になれる。

#

3Dに強い理由の一つである。

#

27．しかし2T0Cは配線が増える

1T1Cなら基本的には、

WL + BL

である。

2T0Cでは、

WBL、RBL、WWL、

場合によってはRWLも必要になる。

Vertical WBL       Vertical RBL
     │                  │
L3 WriteT → SN → ReadT ─┤
L2 WriteT → SN → ReadT ─┤
L1 WriteT → SN → ReadT ─┤
     │                  │
Write Driver        Sense Circuit

#

Storage Nodeはlayerごとに独立していなければならない。

#

数百層ではWBL/RBLのRとC、非選択Read transistorのbackground leakage、coupling、WL routingが支配的になる。

#

つまり2T0Cは、

#

\boxed{\text{capacitor wallを消して、interconnect wallへ進む}}

#

技術とも言える。

#

28．Ferroelectric――そもそも電荷を記憶しない

#

Ferroelectricはさらに発想が違う。

#

これは通常のDRAMではない。

#

「電荷を一時的にcapacitorへ溜め、その量を読む」という原理から離れる。

#

Ferroelectric materialでは、内部の原子配置により電気dipoleが一定方向へ揃う。

#

外部電圧を外しても、その向きが残る。

#

これをremnant polarization、

#

P_r

という。

概念的には、

State 0

← ← ← ←

State 1

→ → → →

である。

この二つのpolarization stateを0/1として使う。

#

現在注目される材料がHZO、

#

\mathrm{Hf_{1-x}Zr_xO_2}

#

である。

#

29．FeCAPとFeFET

#

Ferroelectric capacitor、FeCAPなら、

#

Metal
────────
HZO
────────
Metal

#

という構造になる。

#

普通のcapacitorとの違いは、電圧を消してもpolarizationが残ることである。

#

FeFETではFerroelectric layerをMOSFET Gate stackへ入れる。

#

Polarization方向によって、

#

V_{TH}

#

が変わる。

#

つまり、

#

\text{Polarization}\rightarrow V_{TH}\rightarrow I_D

#

として読める。

#

FeFETは構造的には1T0Cに近く、Readも非破壊的にできる可能性がある。

#

30．Ferroelectric最大の難所――分極を安定させる

#

Ferroelectric memoryの多くの問題は、

#

\boxed{\text{二つのpolarization stateを長期間、対称に、何兆回も維持できるか}}

へ集約できる。

例えばimprint。

本来なら、

← state

→ state

が同じ程度に安定してほしい。

ところが内部にbuilt-in electric fieldが生じると、

← やや不利

→ 安定

のように片方を好むようになる。

これがimprintである。

また最初のcyclingで(P_r)が大きくなるwake-up。

#

長期cyclingで(P_r)が下がるfatigue。

#

これらも重要である。

#

31．なぜ酸素空孔がFerroelectricでも重要なのか

#

HZOにもoxygen vacancy、

#

V_O

#

が存在する。

#

興味深いのは、

#

\boxed{\text{oxygen vacancyは単なる欠陥ではない}}

#

ことである。

#

適切な量ならpolar orthorhombic phaseの安定化などに役立つ可能性がある。

#

しかし電界によってvacancyが移動しすぎると、

#

charge trapping、imprint、wake-up、fatigue、leakage

#

を引き起こす。

#

最近のreviewでも、controlled vacancy incorporationはferroelectricityに有利に働き得る一方、uncontrolled migrationはimprint、fatigue、wake-up、leakageの原因となることが整理されている。(Wiley Online Library)

#

したがって問題は、

#

\boxed{\text{酸素空孔をなくすことではなく、濃度・位置・移動を設計すること}}

#

である。

#

doping、anneal、electrode material、interlayer、oxygen reservoirなどを使って制御する。

#

これは非常に材料科学的な戦いである。

#

32．Ferroelectricはどこまで来ているのか

#

Ferroelectric RAM自体は研究室だけのmemoryではない。

#

Infineonは現在も商用F-RAMを販売しており、例えば製品によって(10^{14}) read/write cycles級が仕様化されている。これは主として従来系Ferroelectric memoryであって、「commodity DRAMをHZOで置き換えた」ものではないが、ferroelectric storage principle自体が産業化可能であることを示している。(Infineon Technologies)

#

さらに2025年にはHuaweiが32 Mb、7 nm HZO、40 nm CMOSの3D FeRAM test chipを発表し、高温retentionやenduranceを実証している。(VLSI 2027 シンポジウム)

#

2026年にはimecが、約1.3 V、(P_r>40,\mu C/cm^2)、(10^{13}) cycles以上を示すlow-voltage ferroelectric capacitorと、5-Word-Line vertical IGZO FeFET stackを実証した。dual-gate/back-gateによってerase特性も改善している。(Imec)

#

これはまだ100層ではない。

#

しかし、

#

\boxed{\text{vertical Ferroelectric memoryが実deviceへ入っている}}

#

ことは重要である。

#

33．2T0CとFerroelectricが混ざる可能性

未来のmemoryは、

「2T0CかFeFETか」

という綺麗な二択になるとは限らない。

Oxide semiconductorは、

#

low-temperature process、low leakage、BEOL integration

#

に強い。

#

Ferroelectricは、

#

nonvolatile polarization storage

#

に強い。

#

そこで、

#

\boxed{Oxide transistor+Ferroelectric gate+Gain-current sensing}

#

といったhybridが出てくる可能性がある。

#

実際、vertical FeFETでもIGZOなどのoxide channelが使われ始めている。(Imec)

#

将来、「Oxide 2T0C」「FeFET」と現在呼んでいる分類自体が曖昧になる可能性もある。

#

34．1T0C Floating-Body Cell――transistor自身のbodyへ電荷を入れる

#

さらにcapacitorを消して、

#

\boxed{1T0C}

#

まで行く方法がFloating-Body DRAMである。

#

transistor内部のsemiconductor bodyを電気的に浮かせる。

#

そこへholeなどのcarrierを蓄積する。

#

するとbody potentialが変化する。

#

それによって、

#

V_{TH}

#

が変わる。

#

したがって、

#

\text{Body charge}\rightarrow V_{\rm body}\rightarrow V_{TH}\rightarrow I_D

として読むことができる。

つまり一つのtransistorが、

Write、Storage、Read

を兼ねる。

構造としては非常に美しい。

35．Floating Bodyの難しさ

#

問題は、bodyへ入れたcarrierが逃げることである。

#

source/drainへdiffusionする。

#

recombinationする。

#

temperatureが上がればleakageも増える。

#

readしたことでbody stateが変わる可能性もある。

#

さらにparasitic bipolar transistor actionまで起こり得る。

#

そこでstorage regionをsource/drainから離したり、potential wellを作ったり、partially etched nanosheetやSi/SiGe band engineeringなどを使ってcarrierを閉じ込める研究が行われている。

#

NEO Semiconductorの2025年white paperでも、同社のoriginal 3D X-DRAM 1T0Cはfloating bodyにholeを保存し、そのchargeによってthreshold voltageを変えてcurrent sensingする方式として説明されている。(Neo Semiconductor | X-Nand)

#

2026年4月には同社が3D X-DRAM silicon PoCを発表し、<10 ns read/write、85℃で>1 s retention、(>10^{14}) cyclesなどを会社測定値として報告した。ただし同社自身が次段階としてarray implementationとmulti-layer test chipを挙げており、これはまだ数十層Gb級製品の実証ではない。(Neo Semiconductor | X-Nand)

#

36．GCT / Thyristor DRAM――パワー半導体の物理をmemoryへ持ち込む

#

さらに奇妙に見える候補がGate-Controlled Thyristorである。

#

thyristorはpower semiconductorとして有名だ。

#

典型的には、

#

P-N-P-N

#

という4層構造を持つ。

#

これは、

#

PNP\ transistor

#

と、

#

NPN\ transistor

#

が互いをONにし合う構造として理解できる。

PNPが少しONになる。

NPNをONにする。

NPNがさらにPNPをONにする。

すると、

\boxed{\text{positive feedback}}

#

が起こる。

#

PNP ON
  ↓
NPN ON
  ↓
PNPさらにON
  ↓
NPNさらにON
  ↓
Latch

#

あるthresholdを超えるとcurrentが突然増える。

#

そして一度ONになると、電圧を少し戻してもすぐOFFにはならない。

#

これがhysteresisである。

#

37．Virtual Junctionとは何か

#

普通のthyristorなら、P/Nをdopantで物理的に作る。

#

しかし10 nm以下で、

#

P-N-P-N

#

を正確に作るのは非常に難しい。

#

そこでGCTでは複数Gateの電界を使う。

#

Gate1      Gate2      Gate3
 ↓           ↓          ↓

#

P-like     N-like     P-like
──────────────────────────
 semiconductor body

#

Gate voltageによってelectronやholeを局所的に増減させ、

#

\boxed{\text{PN junctionのようなpotential profileを電気的に作る}}

#

これがvirtual junctionである。

#

dopantで固定されたjunctionではないので、

#

Gate voltageによって強くしたり弱くしたりできる。

#

つまり、

#

\boxed{\text{PNPNを製造するのではなく、動作時に作る}}

#

のである。

#

38．GCTはどう書き、どう読むのか

#

Programでは強いBL biasを与え、positive feedback thresholdを超える。

#

するとthyristor stateがlatchする。

#

Readではそれより低いbiasを与える。

#

保存状態によってpositive feedbackの起きやすさが異なるため、

#

I_{\rm read,1}\gg I_{\rm read,0}

#

という大きなcurrent差が得られる。

#

ここでもStorage chargeそのものをBit Lineへ分け与えているわけではない。

#

\boxed{\text{cell内部でsignalをregenerativeに増幅する}}

#

のである。

#

2022年IEDMではMacronixが3-Word-Line GCTについて、2 V超のhysteresis、40 µA超のcurrent sensing window、room temperatureで約3秒のretention、(10^{10}) cycles超を報告した。(International Electron Devices Meeting)

#

2023年にはcrossbar selectionへ進み、forward breakover約1.7 V、read時ON/OFF比(>10^6)、reverse leakage <1 pA/cell、1万秒のcontinuous readでread-disturbなしという実device結果が報告されている。(Colab)

#

39．GCTの魅力は「capacitorがない」以上にある

#

3D DRAMでVertical BLが長くなると、

#

C_{BL}

#

が大きくなる。

#

1T1Cにとってこれは非常につらい。

#

GCTは大きなcurrent differenceを作って読む。

#

だから、

#

\boxed{\text{大きなBit-Line capacitanceへ比較的強くできる可能性}}

#

がある。

#

もしこれによってLocal Sense AmpやBL segmentationを大幅に減らせるなら、cellそのものよりもっと大きなsystem advantageになる。

#

一方で、

#

VBO variation、program voltage、power、3-WL routing、temperature dependence、reset、layer-to-layer variation

#

という新しい問題を抱える。

#

現在は実deviceとarray-selection principleまではかなり進んだが、数十層functional arrayやGb級memoryの公開実証には達していない。

#

40．Floating BodyやGCTは2T0C/Ferroelectricの「次」になるのか

#

ここには注意が必要である。

#

仮にOxide 2T0CやFeFETが、

#

200\ Layers

#

まで高yield、低costで作れる世界になったとする。

#

その時、最大の問題はもうcapacitorではない。

#

\boxed{Vertical Interconnect+WL/BL RC+Periphery+Thermal+Yield}

#

になっている。

#

そうなると、

#

2T\rightarrow1T

#

だけでは革命にならない。

#

FeFETならすでに1T相当なので、Floating Bodyへ変えてもcell countはほとんど変わらない。

#

GCTもmulti-gate routingが必要になる。

#

したがってFloating BodyやGCTが本当に次世代へ移行するには、

#

\boxed{\text{数百層時代の別の壁を丸ごと消す}}

#

必要がある。

#

Floating Bodyならprocess step/bitを大幅に減らす。

#

GCTなら強いcurrent sensingによって長いBLを直接読み、Local Senseを減らす。

#

そうしたsystem-level advantageが出れば意味がある。

#

41．各方式は結局、違う壁を越えて同じ場所へ集まる

#

\begin{array}{|l|l|l|}\text{Cell方式}&\text{初期の最大問題}&\text{高層化後の壁}\cr\hline\text{Si 1T1C}&\text{Capacitor、charge-sharing}&\text{BL/WL、yield、thermal}\cr\hline\text{Oxide 2T0C}&\text{Ioff、Storage Node coupling}&\text{WBL/RBL/WL、read leakage}\cr\hline\text{FeCAP}&\text{Polarization、fatigue}&\text{3D FeCAP uniformity、interconnect}\cr\hline\text{FeFET}&\text{VTH window、endurance、erase}&\text{WL/BL、material variation}\cr\hline\text{Floating Body 1T0C}&\text{Carrier retention}&\text{BL/WL、temperature、variation}\cr\hline\text{GCT / Thyristor}&\text{VBO/hysteresis control}&\text{Routing、power、VBO distribution}\cr\hline\end{array}

#

この表から重要なことが見える。

#

方式が進歩するほど、

#

\boxed{\text{Storage Cellの壁}}

#

から、

#

\boxed{\text{3D Interconnectの壁}}

#

へ問題が移っていくのである

#

42．DUVからEUVへ移った時とよく似ている

#

DUV lithographyは、EUVが登場した瞬間に突然使えなくなったわけではない。

#

multiple patterningを使えばさらに微細化できた。

#

しかし、

#

mask、overlay、process step、cycle time、cost

#

が増え続けた。

#

やがてEUVを導入するriskよりも、DUVを延命し続けるcomplexityの方が大きくなった。

#

3D DRAMも同じようになるかもしれない。

#

1T1Cが、

#

32L\rightarrow64L\rightarrow96L\rightarrow128L

#

まで物理的に作れたとしても、あるところで、

#

\boxed{\text{追加1bitを作るcost}}

#

が下がらなくなる。

#

その時点でOxide 2T0CやFerroelectricが十分成熟していれば、

#

\boxed{\text{1T1Cをさらに複雑にするより、新cellへ移る}}

#

という経済的な交差点が来る。

#

つまり移行を決めるのは、

#

\text{Physical Limit}

#

だけではなく、

#

\boxed{\text{Economic Scaling Limit}}

#

なのである。

#

43．3D DRAMは「完成する日」を待つ技術ではない

#

3D DRAMについて、

#

2032年に完成するのか2036年なのか2042年なのか

#

だけを考えると、見方を誤りやすい。

#

実際には、

#

6F^2

#

から、

#

4F^2

へ進み、

Peripheryを別waferへ移し、

Hybrid Bondingを使い、

Vertical transistorを改善し、

Back GateでVTHを調整し、

BL/WL couplingを減らし、

Low-R wiringを使い、

Local Senseを導入し、

少しずつlayerを増やしていく。

この長い過程そのものがDRAMの進化である。

#

現在TELが2030年代前半以降に3D DRAMを置き、約1xx層、その先の>1yy層まで示している一方で、実際の公開Si 1T1C full-chip demonstrationはまだ5層という距離感は、まさにこの長期戦を示している。(Tel)

#

44．だから3D DRAMが遠のいても、DRAM性能は伸び続ける

#

ここが最も重要だと思う。

#

仮に100層1T1C DRAMが2040年まで完成しなかったとしても、

#

それまで何も起きないわけではない。

#

4F²によってdensityを上げる。

#

Periphery Bondingによってarray efficiencyを上げる。

#

Capacitor materialを改善する。

#

WL resistanceを下げる。

#

Sense architectureを改善する。

#

Hybrid Bonding pitchを縮める。

#

Vertical connectionを短くする。

#

つまり、

#

\boxed{\text{3D DRAMへ行くための技術が、そのまま現在のDRAMを強くする}}

#

のである。

#

そして、その途中でOxide 2T0CやFerroelectricが十分成熟すれば、1T1Cから自然に置き換わるかもしれない。

#

さらにその後、数百層時代のinterconnect wallが支配的になったところで、Floating BodyやGCTのような方式が新しい価値を持つかもしれない。

#

終わりに――3D DRAMは一つの発明ではない

#

3D NANDには、「Vertical NAND」という比較的明確な転換点があった。

#

しかし3D DRAMは、もっと複雑になる可能性が高い。

#

\boxed{6F^2\ 1T1C\rightarrow4F^2\ Vertical\ transistor\rightarrow Periphery\ Bonding\rightarrow early\ 3D\ 1T1C}

#

という本流の横で、

#

\boxed{Oxide\ 2T0C\quad Ferroelectric\quad Floating\ Body\quad GCT}

#

が同時に育っている。

#

そして最終的に選ばれるのは、最も美しいdevice physicsではない。

#

最も多く積める方式だけでもない。

#

\boxed{\text{cost/bit}+\text{latency}+\text{energy}+\text{yield}+\text{retention}+\text{endurance}+\text{manufacturability}}

#

を全部掛け合わせて勝った方式である。

#

だから「3D DRAMは実現可能なのだろうか」という問いへの2026年時点の答えは、

#

原理的にはすでに実現している。しかし、私たちが想像する100層、200層級のcommodity 3D DRAMがどのcell方式で完成するのかは、まだ決まっていない。

#

となる。

#

最初の3D DRAMは、おそらく従来技術を最大限継承した1T1Cから始まる。

#

だが、その1T1Cを100層へ伸ばす長い戦いそのものが、Oxide 2T0C、Ferroelectric、そしてさらにその先のFloating BodyやGCTに成熟する時間を与える。

#

そう考えると、3D DRAMは一つの技術の到着を待つ物語ではない。

#

現行DRAMを極限まで洗練する時間と、その時間を使って次のmemory physicsが追いついてくる競争なのである。

#

ここまで調べて私は基本は1T1C方式で行く所まで行くだろうと思いましたその他の形式は未知数で相当先な気もしますし移行する必要もなく1T1Cで意外に数百層まで行けてしまう事も考えました

#

それに他の方式は1T1Cより遥かに歩留まりがヤバそうに思いました

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そして3DDRAMは私が何となく想像していた以上に難しそうで、本当に30年代前半に来ているかも分からないという事でした

#

4Fの二乗は30年代前半には主流になっていそうな感じがしますが3DDRAMは少し遅れそうな気もしました

#

しかしAIによる加速やAI需要がそれを必要とするので何が起きるのかは分からないという考えに至りました

#